JPS5877097A - プログラマブル・リ−ド・オンリ・メモリ素子 - Google Patents
プログラマブル・リ−ド・オンリ・メモリ素子Info
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- JPS5877097A JPS5877097A JP56172540A JP17254081A JPS5877097A JP S5877097 A JPS5877097 A JP S5877097A JP 56172540 A JP56172540 A JP 56172540A JP 17254081 A JP17254081 A JP 17254081A JP S5877097 A JPS5877097 A JP S5877097A
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- H01—ELECTRIC ELEMENTS
- H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
- H01H85/00—Protective devices in which the current flows through a part of fusible material and this current is interrupted by displacement of the fusible material when this current becomes excessive
- H01H85/02—Details
- H01H85/04—Fuses, i.e. expendable parts of the protective device, e.g. cartridges
- H01H85/041—Fuses, i.e. expendable parts of the protective device, e.g. cartridges characterised by the type
- H01H85/046—Fuses formed as printed circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
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- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、プログラマブル−リード・オンリーメモリ素
子（以下、ＦＲＯＭ素子という、）に係り、特にシＶＳ
−）方式のＦＲＯＭ素子に関するものである。
子（以下、ＦＲＯＭ素子という、）に係り、特にシＶＳ
−）方式のＦＲＯＭ素子に関するものである。
〈従来技術〉
近年、ＦＲＯＭ素子を含む半導体Ｌ８１の進歩とともに
その需要が増大しつつある。ＦＲＯＭ素子の場合、単に
ＦＲＯＭ−ＬＳＩとしてだけでなく、メ毫すＬＳＩや論
理ＬＪＩのいわゆるリダンダンシイ（＆ｄｕｎｄａｎｅ
ｙ ｓ冗長度）回路、すなわち不良救済回路に利用され
つつある。
その需要が増大しつつある。ＦＲＯＭ素子の場合、単に
ＦＲＯＭ−ＬＳＩとしてだけでなく、メ毫すＬＳＩや論
理ＬＪＩのいわゆるリダンダンシイ（＆ｄｕｎｄａｎｅ
ｙ ｓ冗長度）回路、すなわち不良救済回路に利用され
つつある。
従来のＦＲＯＭ素子の代表的なものとしては、■ ダイ
オードのＰＮ接合に過大電流を流すことによりＰＮ接合
間をシ璽−トさせて書込みを行う接金シ目−ト方式のも
の、 ■ ７纂−ズ素子に電流を流して溶断することにより書
込みを行５電流７３−−ズ方式のもの。
オードのＰＮ接合に過大電流を流すことによりＰＮ接合
間をシ璽−トさせて書込みを行う接金シ目−ト方式のも
の、 ■ ７纂−ズ素子に電流を流して溶断することにより書
込みを行５電流７３−−ズ方式のもの。
■ ７５−−ズ素子をレーザ光線により切断して書込み
を行うレーザ７エーズ方式のもの、がある・このうち、
■の接合シ冒−ト方式ＰＲＯＭ素子および■の電流フェ
ーズ方式ＦＲＯＭ素子は、共にプログラムするのに非常
に大きな電流を必要とする。
を行うレーザ７エーズ方式のもの、がある・このうち、
■の接合シ冒−ト方式ＰＲＯＭ素子および■の電流フェ
ーズ方式ＦＲＯＭ素子は、共にプログラムするのに非常
に大きな電流を必要とする。
例えば、必要とするゾ四グラム電流の具体的数値を示す
と、■の接合シ曹−ト方式では約Ｚｏｏ（ｍＡｌ■の電
流７工−ズ方式で離数１０ （ｍＡ）が必要である。こ
のような大きな電流を駆動するためには、通常、高増幅
度のノ９イ４−ラトランジスタが必要となる。また、Ｍ
ＯＳ・ＬＳＩにがかるｉ’ＲＯＭ素子を適用するｋは、
非常に大きなチャネル幅の電流駆動用ＭＤ８ ）ランジ
スタが必要となり、したがって大大きな面積が占有され
てしまうこととなる。このよ５なことから、上記■およ
び■の方式のＦＲＯＭ素子では高集積化が困難であった
。
と、■の接合シ曹−ト方式では約Ｚｏｏ（ｍＡｌ■の電
流７工−ズ方式で離数１０ （ｍＡ）が必要である。こ
のような大きな電流を駆動するためには、通常、高増幅
度のノ９イ４−ラトランジスタが必要となる。また、Ｍ
ＯＳ・ＬＳＩにがかるｉ’ＲＯＭ素子を適用するｋは、
非常に大きなチャネル幅の電流駆動用ＭＤ８ ）ランジ
スタが必要となり、したがって大大きな面積が占有され
てしまうこととなる。このよ５なことから、上記■およ
び■の方式のＦＲＯＭ素子では高集積化が困難であった
。
一方、■のレーｆフエーオ方式のＦＲＯＭ素子の場合、
レーザ光線を用いて所定のプロダラム位置を切断するこ
とによりプ田グラムするわけであるが、レーザ光線を当
【る位置は非常に接近しており、したがって高精度の自
動位置検出装置が必要となるなど高価なプ賞グラ電ンダ
装置が必要となる。
レーザ光線を用いて所定のプロダラム位置を切断するこ
とによりプ田グラムするわけであるが、レーザ光線を当
【る位置は非常に接近しており、したがって高精度の自
動位置検出装置が必要となるなど高価なプ賞グラ電ンダ
装置が必要となる。
かかる状況下にあつ【、ＦＲＯＭ素子としては最も代表
的な■の電流フェーズ素子のＦＲＯＭ素子は、上述の如
き欠点を有するもののゾ四ダラム処理は最も簡便であり
、そのメリットはＦＲＯＭ素子活用に当って十分評価に
値する。そこで、電流フェーズ方式につき検討する。
的な■の電流フェーズ素子のＦＲＯＭ素子は、上述の如
き欠点を有するもののゾ四ダラム処理は最も簡便であり
、そのメリットはＦＲＯＭ素子活用に当って十分評価に
値する。そこで、電流フェーズ方式につき検討する。
第１図は従来の電流７３−− ｌ方式のフェーズ素子部
を示した図であり、（ａ）はその等価回路、（ｂ）は平
面的にみた構造図である。（ａ）の等価回路において、
端子１．２間に電流を流すと７：Ｌ−ズ素子Ｆがｓ賄し
、この溶断によってプ冒グラｔｙグがされたこととなる
。 ｔｂ）の構造図において、７：Ｌ−ズ素子ＩＰは、
例えば多結晶シリコン層で形成される。
を示した図であり、（ａ）はその等価回路、（ｂ）は平
面的にみた構造図である。（ａ）の等価回路において、
端子１．２間に電流を流すと７：Ｌ−ズ素子Ｆがｓ賄し
、この溶断によってプ冒グラｔｙグがされたこととなる
。 ｔｂ）の構造図において、７：Ｌ−ズ素子ＩＰは、
例えば多結晶シリコン層で形成される。
フェーズ素子Ｆの端部５，６は、アル建ニウム（以下、
ム１と略記する。）配線７，８と；ンタク 、トをとる
ために、フェーズ素子Ｆに対し相対的に広げて設けられ
ている。端部５，６にはコンタクト穴３．４が１＆けら
れ、この穴においてムｌ配線７゜８と接続されている。
ム１と略記する。）配線７，８と；ンタク 、トをとる
ために、フェーズ素子Ｆに対し相対的に広げて設けられ
ている。端部５，６にはコンタクト穴３．４が１＆けら
れ、この穴においてムｌ配線７゜８と接続されている。
このような従来のＦＲＯＭ素子は上述した欠点（高集積
化の困難性）に加え、さらに詳しくは通電による溶断と
いう点に基づきフェーズ素子Ｆの設計性、加工性、信頼
性にも問題がある。つまり、かかる問題は、第１にフェ
ーズ素子の溶断メカニズムが十分に解明されていないこ
と、第２にフェーズ素子をその融点以上に加熱する必要
があることから７：Ｌ−ズ素子周囲に熱〆メージを与え
ること、などから引起こされるものである。ｆＬらに、
フェーズ素子は溶断時に／ｌツシベーシｌン（Ｐａｔ−
トマａｔｉｏｎ）膜（保饅膜）で覆っておくことができ
ないため、信頼性に乏しくなるという欠点もある。
化の困難性）に加え、さらに詳しくは通電による溶断と
いう点に基づきフェーズ素子Ｆの設計性、加工性、信頼
性にも問題がある。つまり、かかる問題は、第１にフェ
ーズ素子の溶断メカニズムが十分に解明されていないこ
と、第２にフェーズ素子をその融点以上に加熱する必要
があることから７：Ｌ−ズ素子周囲に熱〆メージを与え
ること、などから引起こされるものである。ｆＬらに、
フェーズ素子は溶断時に／ｌツシベーシｌン（Ｐａｔ−
トマａｔｉｏｎ）膜（保饅膜）で覆っておくことができ
ないため、信頼性に乏しくなるという欠点もある。
〈発明の目的〉
そこで、本発明は、上述した如き欠点を解消するととも
に、−高密度性に優れ、ゾ田ダラムに要する電流を小さ
くすることができ、信頼性に優れ、かつ、設計余裕度の
高いＦＲＯＭ素子を提供することを目的とする。
に、−高密度性に優れ、ゾ田ダラムに要する電流を小さ
くすることができ、信頼性に優れ、かつ、設計余裕度の
高いＦＲＯＭ素子を提供することを目的とする。
〈発明の構成の概要〉
上記目的を達成するために、本発明によるＦＲＯＭ素子
は、絶縁膜を介して第１の物質よりなる導電性の第１の
配線層と、第２の物質よりなる第２の配線層とを対向し
て配置し、さらに、第２の配線層上に接して前記第１、
第２の配線層の対向部分において断線した第３の物質よ
りなる第３の配線層を設けて成る。
は、絶縁膜を介して第１の物質よりなる導電性の第１の
配線層と、第２の物質よりなる第２の配線層とを対向し
て配置し、さらに、第２の配線層上に接して前記第１、
第２の配線層の対向部分において断線した第３の物質よ
りなる第３の配線層を設けて成る。
前記第２の物質と第３の物＊ｇｔ、その共融化温度が第
１の物質の融点より十′分低くなるように選び、第１の
配線層に通電することによって第１の配線層を発熱体と
して作用せしめ、その発熱により前記対向部分において
第２の物質と第３の物質量の共融により共晶化を進め、
もって第３配線層の断線部両端間の電気抵抗を低下させ
るととＫよりプログラムできるよう構成される。
１の物質の融点より十′分低くなるように選び、第１の
配線層に通電することによって第１の配線層を発熱体と
して作用せしめ、その発熱により前記対向部分において
第２の物質と第３の物質量の共融により共晶化を進め、
もって第３配線層の断線部両端間の電気抵抗を低下させ
るととＫよりプログラムできるよう構成される。
このような構成によれば、７ユーズ素子は第２と第３の
配線層で形成され、ゾログラム動作（すなわち通電）に
より溶断するのではなく導電度が変化する。かかる７エ
ーズ素子とプ四ダラ電ング電流が通電される発熱体（第
１の配線層）とは絶′縁膜によって絶縁分離されている
。発熱体となる第１の配線層の発する熱は、第２と第３
の配線層間（）瓢−ス素子）を局所的に共融するに十分
であればよく、シたがってプログラムに要する電流を著
しく小さくすることができる。また、発熱が小さくてす
むことから周囲への熱的ダメージを減少することができ
、高密度化が可能となり、加えて電流が小さいからゾ四
グツム電流を駆動するトランジスタも小さくできるとい
う点でも高密度化の促進に寄与する。
配線層で形成され、ゾログラム動作（すなわち通電）に
より溶断するのではなく導電度が変化する。かかる７エ
ーズ素子とプ四ダラ電ング電流が通電される発熱体（第
１の配線層）とは絶′縁膜によって絶縁分離されている
。発熱体となる第１の配線層の発する熱は、第２と第３
の配線層間（）瓢−ス素子）を局所的に共融するに十分
であればよく、シたがってプログラムに要する電流を著
しく小さくすることができる。また、発熱が小さくてす
むことから周囲への熱的ダメージを減少することができ
、高密度化が可能となり、加えて電流が小さいからゾ四
グツム電流を駆動するトランジスタも小さくできるとい
う点でも高密度化の促進に寄与する。
また、共融化過程が物理的現象としても比較的静的に進
行すること、ノツシペーシｌン用の絶縁膜によりＦＲＯ
Ｍ素子を覆ったままの状態でプルグラ建ンダが可能であ
ること、などの点から設計余裕度の高い信頼性ＫｇＩれ
たＦＲＯＭ素子を提供することができる。
行すること、ノツシペーシｌン用の絶縁膜によりＦＲＯ
Ｍ素子を覆ったままの状態でプルグラ建ンダが可能であ
ること、などの点から設計余裕度の高い信頼性ＫｇＩれ
たＦＲＯＭ素子を提供することができる。
〈発明の実施例〉
以下、本発明を図示する実施例に基づき説明する。
〔構成〕 第２図は本発明によるＦＲＯＭ素子の第１の
実施例の要部を示す平面図、第３図は七〇Ｗ−Ｗ断面図
、第４図はＷ−Ｗ断面図である。
実施例の要部を示す平面図、第３図は七〇Ｗ−Ｗ断面図
、第４図はＷ−Ｗ断面図である。
半導体基板１０上には、例えば酸化シリコン膜または窒
化シリコン膜等からなる絶縁膜加が成長されている（第
３図、第４図）。
化シリコン膜等からなる絶縁膜加が成長されている（第
３図、第４図）。
絶縁膜加゛上には厚さ約５ｏｏｏＸの導電性を有する第
１配線層（資）が帯状にノターン化されている。減１配
線層Ｉに用いられる物質としては、低抵抗の♂形または
Ｐ＋形の多結晶シリコンが用いられるが、その低高融点
金属（Ｍｅ、Ｐｔ、Ｗ、？ａ等）又は高融点金属のシリ
サイＰ（硅化物）、♂形またはｆ形の単結晶シリコン等
を用いることができる。
１配線層（資）が帯状にノターン化されている。減１配
線層Ｉに用いられる物質としては、低抵抗の♂形または
Ｐ＋形の多結晶シリコンが用いられるが、その低高融点
金属（Ｍｅ、Ｐｔ、Ｗ、？ａ等）又は高融点金属のシリ
サイＰ（硅化物）、♂形またはｆ形の単結晶シリコン等
を用いることができる。
第１配線１１３０の一部または全部上には例えば厚さ数
百Ｘの酸化シリコン膜または窒化シリ；ン膜等よりなる
絶縁膜４０が成長されている（第３図、第４図）。
百Ｘの酸化シリコン膜または窒化シリ；ン膜等よりなる
絶縁膜４０が成長されている（第３図、第４図）。
この絶縁膜類を介して第１配線層田上には厚さ約５００
０１の第２配線層（資）が第１配線層（資）と交叉状態
にて設けられている。したがって、第１配線層（資）と
第２配線層団とは絶縁膜類を介して対向配置されズいる
関係にある。第２配線層（資）に用いられる物質として
は、高抵抗の多結晶シリ；ン又はｎ形多結晶シリプンが
用いられる。なお、第１配線層Ｉと第２配線層団は特に
直交する必要はなく斜めに交叉してもよいが、製造上は
直交配置が最も合理的である。
０１の第２配線層（資）が第１配線層（資）と交叉状態
にて設けられている。したがって、第１配線層（資）と
第２配線層団とは絶縁膜類を介して対向配置されズいる
関係にある。第２配線層（資）に用いられる物質として
は、高抵抗の多結晶シリ；ン又はｎ形多結晶シリプンが
用いられる。なお、第１配線層Ｉと第２配線層団は特に
直交する必要はなく斜めに交叉してもよいが、製造上は
直交配置が最も合理的である。
第２配線層団上には、これに接して第３配線層印が設け
られている。この第３配線層ωは、第１配線層Ｉと第２
配線層団との対向部７０上において所定の間隙（約１μ
ｍ）Ｋより断線されている。
られている。この第３配線層ωは、第１配線層Ｉと第２
配線層団との対向部７０上において所定の間隙（約１μ
ｍ）Ｋより断線されている。
第３配線層（イ）に用いられる物質としては、厚さ約８
００ＯＡのアル１ニウム金ＩＩ（以下、 ＡＩと略記す
る）が用いられる。
００ＯＡのアル１ニウム金ＩＩ（以下、 ＡＩと略記す
る）が用いられる。
このようにして、第１、第２、第３配線層３０゜（資）
、６０上にはパッジページ冒ン用の保護膜（資）カ成長
されて全体に覆われている。保護膜（資）は例えば厚さ
１μｍのリンガラスにより形成される。
、６０上にはパッジページ冒ン用の保護膜（資）カ成長
されて全体に覆われている。保護膜（資）は例えば厚さ
１μｍのリンガラスにより形成される。
〔プログラム動作〕 次に、以上の構成からなるＦＲＯ
Ｍ素子のプログラム動作について説明する。
Ｍ素子のプログラム動作について説明する。
プロゲラ電ンダは第１配線層３０に数ｍＡ程度の電流を
流すことにより行われる。すなわち、第１配線層３０に
電流を流すととｋより第１配線層（資）は発熱体（ヒー
タ）として作用する。発生した熱は絶縁膜旬を介して第
２配線層団を加熱する。ここで注意すべきは、第１配線
層（資）自体の融点（例えば１４２０℃）Ｋ達しないよ
う電流を；ント四−ルすることである。
流すことにより行われる。すなわち、第１配線層３０に
電流を流すととｋより第１配線層（資）は発熱体（ヒー
タ）として作用する。発生した熱は絶縁膜旬を介して第
２配線層団を加熱する。ここで注意すべきは、第１配線
層（資）自体の融点（例えば１４２０℃）Ｋ達しないよ
う電流を；ント四−ルすることである。
このような第１破線層薗による加熱により絶縁膜鉛が介
在しているとＬ″Ｃも対向部７０における第２配線層（
資）と第３配線層のとを共融共晶化温度（例えば８８０
℃）以上まで高めることが可能である。
在しているとＬ″Ｃも対向部７０における第２配線層（
資）と第３配線層のとを共融共晶化温度（例えば８８０
℃）以上まで高めることが可能である。
第５図に示すよ５）Ｃ，上述したプログラム動作を行う
ことにより、対向部７０の近傍における第２配線層（資
）と第３配線層６０には共融領域美が形成される。この
共融領域美の形成により、プログラム前はほぼ断線状態
にあった第３配線層ωの電気抵抗は、約１０１００から
約１００Ω以下ｋまで低下し。
ことにより、対向部７０の近傍における第２配線層（資
）と第３配線層６０には共融領域美が形成される。この
共融領域美の形成により、プログラム前はほぼ断線状態
にあった第３配線層ωの電気抵抗は、約１０１００から
約１００Ω以下ｋまで低下し。
導通状態になる。つまり、プログラム前とゾルグラム後
の抵抗比は約１０３以上となり、７：Ｌ−ズ素子として
の第３配線層ωは実効的に非導通の記数状態から導通の
短絡状態にプログラムされる訳である。
の抵抗比は約１０３以上となり、７：Ｌ−ズ素子として
の第３配線層ωは実効的に非導通の記数状態から導通の
短絡状態にプログラムされる訳である。
次に１以上のＦＲＯＭ素子の等価回路を第６図（ａ）（
ｂ）に示す、（ａ）はプログラム前の開放状態における
ＦＲＯＭ素子を示し、（ｂ）はプルグラム後の短絡状態
におけるＦＲＯＭ素子を示している。Ｈは第１配線層３
０ＫＩ［当する発熱体、ｙ＋”を第２と第３の配線層団
とωに相当する７Ｂ−−メ素子を°示しているー以上の
説明では単一のＦＲＯＭ素子について説明したが、この
ＦＲＯＭ素子を豪数用いるととによりメモリセルアレイ
を構成できる。第７図に％ＦＲＯＭ素子を行列配列した
メ毫り竜ルアレイの例を示す。
ｂ）に示す、（ａ）はプログラム前の開放状態における
ＦＲＯＭ素子を示し、（ｂ）はプルグラム後の短絡状態
におけるＦＲＯＭ素子を示している。Ｈは第１配線層３
０ＫＩ［当する発熱体、ｙ＋”を第２と第３の配線層団
とωに相当する７Ｂ−−メ素子を°示しているー以上の
説明では単一のＦＲＯＭ素子について説明したが、この
ＦＲＯＭ素子を豪数用いるととによりメモリセルアレイ
を構成できる。第７図に％ＦＲＯＭ素子を行列配列した
メ毫り竜ルアレイの例を示す。
プログラムするには”、＊ Ｒ２ｅ・・−、Ｒｉとｃ、
、ｃ、、・・・。
、ｃ、、・・・。
Ｃ５の組み合せを選択し、ＲとＣ関に電圧を印加するこ
とにより任意の７＆−ズ素子Ｆｉｊを短絡して行う。各
７エーズ素子Ｆｉｊの端子（ＩＪＩ）、（ｌＪ２）はそ
れぞれ他のび１回路部に接続され、メモリ素子として利
用に供せられる。
とにより任意の７＆−ズ素子Ｆｉｊを短絡して行う。各
７エーズ素子Ｆｉｊの端子（ＩＪＩ）、（ｌＪ２）はそ
れぞれ他のび１回路部に接続され、メモリ素子として利
用に供せられる。
次に、本発明の他の実施例について説明する。
第８図はその他の実施例を示す断面構造図である。
前述の実施例（第２図〜第４図）に示すＦＲＯＭ素子と
異なる点は、第３配線層ωの対向部７０における断線部
分が絶縁膜１０Ｇを介して第２配線層（資）と接してい
ることである。これは、断線部の整形を正確にし、非導
通状態における絶縁性を確保するためである。
異なる点は、第３配線層ωの対向部７０における断線部
分が絶縁膜１０Ｇを介して第２配線層（資）と接してい
ることである。これは、断線部の整形を正確にし、非導
通状態における絶縁性を確保するためである。
〈発明の効果〉
以上の通り、本発明によれば、フェーズ素子（第２、第
３の配線層）とゾｐ／り建ンダ電流を流す発熱体（第１
の配線層）とは絶縁膜を介して絶縁分離された状態で対
向開蓋されている。そのため、フェーズ素子はこれを利
用するｌ１回路に接続したままの状態でフェーズ素子自
身に通電することなくプレグツムすることができる。こ
の点において、従来の電流７ａ、−ズ方式のように７エ
ーズ素子に直接通電してプ窒グラムを行うものとは異な
り、 ＦＲＯＭ素子活用上の自由度が増大することとな
る。
３の配線層）とゾｐ／り建ンダ電流を流す発熱体（第１
の配線層）とは絶縁膜を介して絶縁分離された状態で対
向開蓋されている。そのため、フェーズ素子はこれを利
用するｌ１回路に接続したままの状態でフェーズ素子自
身に通電することなくプレグツムすることができる。こ
の点において、従来の電流７ａ、−ズ方式のように７エ
ーズ素子に直接通電してプ窒グラムを行うものとは異な
り、 ＦＲＯＭ素子活用上の自由度が増大することとな
る。
また、プロダラ建ング電流としては発熱体に対し、フユ
ーズ素子を構成する第２、第３の配線層間に共融状態を
引起こすに必要な熱を発生するに足るだけ流せばよく、
この値は一般に数ｍｌ以下で、よい。そして、この値は
従来の電流７工−ズ方式の場合の約１７１０の値である
。
ーズ素子を構成する第２、第３の配線層間に共融状態を
引起こすに必要な熱を発生するに足るだけ流せばよく、
この値は一般に数ｍｌ以下で、よい。そして、この値は
従来の電流７工−ズ方式の場合の約１７１０の値である
。
さらに１発熱体自身に要求される温度も低いものであり
、発生熱による周囲への熱的Ｉメージも従来の電流フェ
ーズ方式のものに比べて著しく減少することができ、そ
のためにＦＲＯＭ素子やＦＲＯＭ素子を駆動する電流Ｐ
ライゾ素子の微細化、高密炭化に適している。
、発生熱による周囲への熱的Ｉメージも従来の電流フェ
ーズ方式のものに比べて著しく減少することができ、そ
のためにＦＲＯＭ素子やＦＲＯＭ素子を駆動する電流Ｐ
ライゾ素子の微細化、高密炭化に適している。
加えて、第２の配線層間の共融化過程は電流７工−メ方
式の溶断過程に比べて物理的メカニズム上静的に進行す
るので、設計性も高い。
式の溶断過程に比べて物理的メカニズム上静的に進行す
るので、設計性も高い。
さらにまた、本発明のＦＲＯＭ素子はノッシペーシ冒ン
用の保―膜すなわち絶縁膜に覆われた状態でゾ■グラム
することが可能であり、この点につい【も従来の電流７
ユーメ素子に比べて高信頼性が得られるものである。
用の保―膜すなわち絶縁膜に覆われた状態でゾ■グラム
することが可能であり、この点につい【も従来の電流７
ユーメ素子に比べて高信頼性が得られるものである。
第１図は従来電流溶断形フェーズ素子を示すもので、（
＆）はその等価回路図、（ｂ）はその平面図、第２図は
本発明によるＦＲＯＭ素子の要部構造を示す平面図、 第３図は第２図における璽−間断面図、第４図は第２図
におけるＷ−Ｗ断面図、第５図は本発明によるＦＲＯＭ
素子のプ四ダツム後の状態を示す断面図、 第６図は本発明によるＦＲＯＭ素子の等価回路図で、（
ａ）は！ｐダツム前の状態を示す回路図、（ｂ）はプロ
グラム後の状態を示す回路図、 第７図は本発明によるＦＲＯＭ素子を用いた行列メモリ
セルアレイの例を示す等価回路図、第８図は本発明の他
の実施例を示す断面図である。 Ｉ・・・第１配線層、栃・・・絶縁膜、（資）・・・第
２配線層、ω・・・第３配線層、７０・・・対向部。 出願人代理人 猪 股 溝 築１図 肋 」 ■ 第３図 第４図 第５図
＆）はその等価回路図、（ｂ）はその平面図、第２図は
本発明によるＦＲＯＭ素子の要部構造を示す平面図、 第３図は第２図における璽−間断面図、第４図は第２図
におけるＷ−Ｗ断面図、第５図は本発明によるＦＲＯＭ
素子のプ四ダツム後の状態を示す断面図、 第６図は本発明によるＦＲＯＭ素子の等価回路図で、（
ａ）は！ｐダツム前の状態を示す回路図、（ｂ）はプロ
グラム後の状態を示す回路図、 第７図は本発明によるＦＲＯＭ素子を用いた行列メモリ
セルアレイの例を示す等価回路図、第８図は本発明の他
の実施例を示す断面図である。 Ｉ・・・第１配線層、栃・・・絶縁膜、（資）・・・第
２配線層、ω・・・第３配線層、７０・・・対向部。 出願人代理人 猪 股 溝 築１図 肋 」 ■ 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １、導電性の第１の物質よりなり、通電により発熱する
第１の配線層と、 絶縁膜を介して前記第１の配線層に対向して配置された
第２の物質よりなる第２の配線層と、前記第２の配線層
上に接して配され、前記第１と第２の配線層の対向部又
はその近傍において断線されている第３の物質よりなる
第３の配線層と、を備え、 前記第２、第３の物質は第１の配線層が発した熱によっ
て共融化する物質であり、かつその共融化温度は第１の
物質の融点より十分低いものであることを特徴とするブ
レグラマゾル・リー）４１１１オンリ・メモリ素子。 ２、特許請求の範囲第１項記載の素子において、前記第
１の物は低抵抗の多結晶シリコンであることを特徴とす
るプログラマデル・リーＰ・オンリ・メモリ素子。 ３、特許請求の範囲第１項記載の素子において、前記第
１の物質は高融点金属又は高融点金属のシリサイＰであ
ることを特徴とするプログラマデル・リーＰ・オンリ・
メモリ素子。 ４、ｑ＃杵錆求の範囲第１項記載の素子において、前記
第１の物質はＮ形又はＰ形の単結晶シリコンであること
を特徴とするプログラマデル・リーＰ・オンリ・メモリ
素子。 ５．４Ｉ許請求の範囲第１項、第２項、第３項または第
４項記載の素子において、前記第２の物質を高抵抗多結
晶シリコンとし、第３の物質をアル１−ラム金属とした
組み合せ′であることを特徴とするプロブラ！ゾル・リ
ーＰ・オンリーメモリ素子。 ６、 ％許請求の範囲第１項、第２項、第３項または
第４項記載の素子において、前記ｊＩ２の物質′ｔＮ形
の多結晶シリコンとし、第３の物質をアル１＝ウム金属
とした組み合せであることを特徴とするプロ〆う！ゾル
０リード・オンリ・メモリ素子。 ７、特許請求の範囲第１項、第２項、第３項、第４項、
第５項または第６項記載の素子において、前記第１の配
線層と第２の配線層とは互に交叉した状態で対向して配
置されていることを特徴とするゾ四グツーｑｆル・リー
ド・オンリーメモリ素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172540A JPS6059678B2 (ja) | 1981-10-28 | 1981-10-28 | プログラマブル・リ−ド・オンリ・メモリ素子 |
| US06/428,614 US4814853A (en) | 1981-10-28 | 1982-09-30 | Semiconductor device with programmable fuse |
| DE8282305624T DE3278653D1 (en) | 1981-10-28 | 1982-10-22 | A semiconductor device having a control wiring layer |
| EP82305624A EP0078165B1 (en) | 1981-10-28 | 1982-10-22 | A semiconductor device having a control wiring layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172540A JPS6059678B2 (ja) | 1981-10-28 | 1981-10-28 | プログラマブル・リ−ド・オンリ・メモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5877097A true JPS5877097A (ja) | 1983-05-10 |
| JPS6059678B2 JPS6059678B2 (ja) | 1985-12-26 |
Family
ID=15943781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56172540A Expired JPS6059678B2 (ja) | 1981-10-28 | 1981-10-28 | プログラマブル・リ−ド・オンリ・メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059678B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61268042A (ja) * | 1985-05-23 | 1986-11-27 | Mitsubishi Electric Corp | 半導体装置の冗長回路 |
| US5365105A (en) * | 1991-02-19 | 1994-11-15 | Texas Instruments Incorporated | Sidewall anti-fuse structure and method for making |
| US5625220A (en) * | 1991-02-19 | 1997-04-29 | Texas Instruments Incorporated | Sublithographic antifuse |
-
1981
- 1981-10-28 JP JP56172540A patent/JPS6059678B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61268042A (ja) * | 1985-05-23 | 1986-11-27 | Mitsubishi Electric Corp | 半導体装置の冗長回路 |
| US5365105A (en) * | 1991-02-19 | 1994-11-15 | Texas Instruments Incorporated | Sidewall anti-fuse structure and method for making |
| US5625220A (en) * | 1991-02-19 | 1997-04-29 | Texas Instruments Incorporated | Sublithographic antifuse |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6059678B2 (ja) | 1985-12-26 |
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