JPS631484Y2 - - Google Patents
Info
- Publication number
- JPS631484Y2 JPS631484Y2 JP1978115950U JP11595078U JPS631484Y2 JP S631484 Y2 JPS631484 Y2 JP S631484Y2 JP 1978115950 U JP1978115950 U JP 1978115950U JP 11595078 U JP11595078 U JP 11595078U JP S631484 Y2 JPS631484 Y2 JP S631484Y2
- Authority
- JP
- Japan
- Prior art keywords
- data
- input terminal
- latch
- signal
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Description
【考案の詳細な説明】
本考案はデータ設定装置に関する。
最近ラジオ受信機に於いて局部発振回路１を位
相同期ループ（PLL）２で構成し、該（PLL）
２を構成するプログラマブル分周器３の分周比Ｎ
を制御回路４よりのデータにより変更し、局部発
振器として作用する電圧制御発振器５により、局
部発振周波数pを基準周波数rステツプで発生さ
せる所謂シンセサイザー受信機が実用化されてい
る。
相同期ループ（PLL）２で構成し、該（PLL）
２を構成するプログラマブル分周器３の分周比Ｎ
を制御回路４よりのデータにより変更し、局部発
振器として作用する電圧制御発振器５により、局
部発振周波数pを基準周波数rステツプで発生さ
せる所謂シンセサイザー受信機が実用化されてい
る。
而して斯様なシンセサイザー受信機に於いて
は、プログラマブル分周器３に分周比データを設
定する方法として従来第２図に示すような方法が
実施されている。即ち、プログラマブル分周器３
を構成する縦続接続された分周器６，６′…に分
周比データを記憶するデータ設定手段のラツチ回
路７，７′…が並列接続され、制御回路４よりの
分周比データＤを、ラツチ信号L1〜L4によりラ
ツチ回路７，７′…に順次記憶し分周器６，６′…
の分周比を設定するものである。ところで斯様な
PLL回路は集積化され１チツプのICに構成され
るが、第２図のような方式では分周器の段数が増
加した場合、それに応じてラツチ信号端子を増や
す必要があり、ひいてはこれがICのピン数の増
加となりコストアツプを招き好ましくなかつた。
は、プログラマブル分周器３に分周比データを設
定する方法として従来第２図に示すような方法が
実施されている。即ち、プログラマブル分周器３
を構成する縦続接続された分周器６，６′…に分
周比データを記憶するデータ設定手段のラツチ回
路７，７′…が並列接続され、制御回路４よりの
分周比データＤを、ラツチ信号L1〜L4によりラ
ツチ回路７，７′…に順次記憶し分周器６，６′…
の分周比を設定するものである。ところで斯様な
PLL回路は集積化され１チツプのICに構成され
るが、第２図のような方式では分周器の段数が増
加した場合、それに応じてラツチ信号端子を増や
す必要があり、ひいてはこれがICのピン数の増
加となりコストアツプを招き好ましくなかつた。
従つて本考案はこの点に鑑みなされたもので、
分周器の段数が増加してもICのピン数を増加さ
せることなくデータを設定することができるデー
タ設定装置を提供するもので、特に分周器の段数
が多くなればなる程効果を発揮するものである。
分周器の段数が増加してもICのピン数を増加さ
せることなくデータを設定することができるデー
タ設定装置を提供するもので、特に分周器の段数
が多くなればなる程効果を発揮するものである。
以下本考案の実施例を第３図と共に説明する。
尚第１、第２図と同一構成要素については同一図
番にて示す。
尚第１、第２図と同一構成要素については同一図
番にて示す。
８は制御回路４よりの制御パルスCPを計数し、
10進出力を発生するデコーダー機能を有した計数
手段で、同じく制御回路４よりのリセツト信号Ｒ
によりリセツトされるよう構成されている。９，
９′…は一方の入力に制御回路４から発生される
ラツチ信号Ｌが共通に接続され、他方の入力には
前記計数手段８の10進出力がそれぞれ接続された
ANDゲートで、各ANDゲート９，９′…の出力
は夫々ラツチ回路７，７′…に接続されている。
10進出力を発生するデコーダー機能を有した計数
手段で、同じく制御回路４よりのリセツト信号Ｒ
によりリセツトされるよう構成されている。９，
９′…は一方の入力に制御回路４から発生される
ラツチ信号Ｌが共通に接続され、他方の入力には
前記計数手段８の10進出力がそれぞれ接続された
ANDゲートで、各ANDゲート９，９′…の出力
は夫々ラツチ回路７，７′…に接続されている。
次に斯る構成よりなる本考案の動作につき説明
する。先ず現在ラツチ回路７，７′…及び分周器
６，６′…にはある数値データが設定されている
ものとし、これを変更する場合につき説明する。
この時先ず制御回路４よりリセツト信号Ｒが発生
されることにより計数手段８をリセツトし、１段
目のラツチ回路７に入力されるデータが制御回路
４よりデータラインＤに発生されるが、この時
ANDゲート９から１段目のラツチ信号L1が発生
されていない為このデーターはまだラツチ回路７
に入力されない。しかしその後制御回路４から発
生される第１発目の制御パルスにより計数手段８
が“１”になり、制御回路４よりのラツチ信号Ｌ
との一致がANDゲート９で検出されることによ
り、ラツチ信号L1が発生され、データＤが１段
目のラツチ回路７に入力される。次いで２段目用
のデータがデータラインに出力され、２発目の制
御パルスが計数されることによりANDゲート
９′が開かれラツチ信号L2の発生で２段目のラツ
チ回路７′にデータが入力される。以後は同様に
して制御パルス計数時順次ANDゲートが開かれ
データがラツチ回路に入力される。ラツチ回路
７，７′…に入力されたデータは分周器６，６′…
に移行され分周器６，６′…の分周比を設定する。
尚ラツチ回路７，７′…のデータが変更されない
限り、分周器６，６′…の分周比も変更されるこ
となく同一の分周サイクルを継続する。かくして
ラツチ回路７，７′…及び分周器６，６′…が増加
しようとも、計数手段８によりデータ設定を制御
することにより、リセツト信号入力端子Ｒ、制御
パルス入力端子CP及びラツチ信号入力端子Ｌの
３本の入力端子によりデータ設定をすることが可
能である。
する。先ず現在ラツチ回路７，７′…及び分周器
６，６′…にはある数値データが設定されている
ものとし、これを変更する場合につき説明する。
この時先ず制御回路４よりリセツト信号Ｒが発生
されることにより計数手段８をリセツトし、１段
目のラツチ回路７に入力されるデータが制御回路
４よりデータラインＤに発生されるが、この時
ANDゲート９から１段目のラツチ信号L1が発生
されていない為このデーターはまだラツチ回路７
に入力されない。しかしその後制御回路４から発
生される第１発目の制御パルスにより計数手段８
が“１”になり、制御回路４よりのラツチ信号Ｌ
との一致がANDゲート９で検出されることによ
り、ラツチ信号L1が発生され、データＤが１段
目のラツチ回路７に入力される。次いで２段目用
のデータがデータラインに出力され、２発目の制
御パルスが計数されることによりANDゲート
９′が開かれラツチ信号L2の発生で２段目のラツ
チ回路７′にデータが入力される。以後は同様に
して制御パルス計数時順次ANDゲートが開かれ
データがラツチ回路に入力される。ラツチ回路
７，７′…に入力されたデータは分周器６，６′…
に移行され分周器６，６′…の分周比を設定する。
尚ラツチ回路７，７′…のデータが変更されない
限り、分周器６，６′…の分周比も変更されるこ
となく同一の分周サイクルを継続する。かくして
ラツチ回路７，７′…及び分周器６，６′…が増加
しようとも、計数手段８によりデータ設定を制御
することにより、リセツト信号入力端子Ｒ、制御
パルス入力端子CP及びラツチ信号入力端子Ｌの
３本の入力端子によりデータ設定をすることが可
能である。
上述の如く本考案のデータ設定装置は、制御パ
ルスを計数する計数手段の出力により、ラツチ回
路へのデータ設定を制御するもので、ラツチ回路
が増加しても入力信号端子は増加することなくデ
ータ設定を行なうことが可能で、集積化する場合
にピン数の増加を防くもので極めて有益なるもの
である。
ルスを計数する計数手段の出力により、ラツチ回
路へのデータ設定を制御するもので、ラツチ回路
が増加しても入力信号端子は増加することなくデ
ータ設定を行なうことが可能で、集積化する場合
にピン数の増加を防くもので極めて有益なるもの
である。
第１図はデータ設定装置を具備した装置を示す
図、第２図は第１図要部の具体的構成を示す従来
例、第３図は本考案のデータ設定装置を示す図で
ある。 ３……プログラマブル分周器、４……制御回
路、６，６′，６″……分周器、７，７′，７″……
ラツチ回路、８……計数手段。
図、第２図は第１図要部の具体的構成を示す従来
例、第３図は本考案のデータ設定装置を示す図で
ある。 ３……プログラマブル分周器、４……制御回
路、６，６′，６″……分周器、７，７′，７″……
ラツチ回路、８……計数手段。
Claims (1)
- データ信号の供給されるデータ信号入力端子
と、該データ信号入力端子に供給されるデータ信
号をラツチ信号の発生で設定するデータ設定手段
と、該データ設定手段へのデータ信号設定時、ラ
ツチ信号の供給されるラツチ信号入力端子と、前
記データ設定手段へのデータ信号設定時、前記ラ
ツチ信号入力端子に供給されるラツチ信号を前記
データ設定手段に順次切換出力すべく切換信号を
発生する計数手段と、該計数手段に計数パルスを
供給する制御パルス入力端子と、前記計数手段の
計数内容をリセツトするリセツト入力端子と、前
記ラツチ信号入力端子に供給されるラツチ信号と
前記計数手段により順次発生する切換信号との一
致を検出する一致検出手段とよりなり、該一致検
出手段の出力により前記データ信号入力端子に供
給されるデータ信号を前記データ設定手段に順次
設定するよう構成したデータ設定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978115950U JPS631484Y2 (ja) | 1978-08-22 | 1978-08-22 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978115950U JPS631484Y2 (ja) | 1978-08-22 | 1978-08-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5531397U JPS5531397U (ja) | 1980-02-29 |
| JPS631484Y2 true JPS631484Y2 (ja) | 1988-01-14 |
Family
ID=29068047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1978115950U Expired JPS631484Y2 (ja) | 1978-08-22 | 1978-08-22 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS631484Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51128211A (en) * | 1975-04-30 | 1976-11-09 | Toshiba Corp | Synthesizer for receiver |
-
1978
- 1978-08-22 JP JP1978115950U patent/JPS631484Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5531397U (ja) | 1980-02-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0458269B1 (en) | Phase-locked loop circuit | |
| US4546330A (en) | Phase-locked loop circuit | |
| US4236251A (en) | Frequency synthesizer receiver having memory for storing frequency data | |
| US4264863A (en) | Pulse swallow type programmable frequency dividing circuit | |
| US4316151A (en) | Phase locked loop frequency synthesizer using multiple dual modulus prescalers | |
| US4354124A (en) | Digital phase comparator circuit | |
| JPH0879074A (ja) | フェーズ・ロックド・ループ回路 | |
| WO1981002372A1 (en) | Improved divider with dual modulus prescaler | |
| JPS631484Y2 (ja) | ||
| EP0553748A2 (en) | Divider synchronization circuit | |
| JP2841989B2 (ja) | 周波数合成器を待機モードにする方法およびその装置 | |
| JPS6129577B2 (ja) | ||
| US4382694A (en) | Timepiece circuit for compensating time lag joined with reset releasing | |
| JPS60816B2 (ja) | ラジオ受信機のデジタル値設定装置 | |
| US4278903A (en) | Phase comparison circuit | |
| JPH0693628B2 (ja) | Ｐｌｌロツク検出回路 | |
| JP3469827B2 (ja) | Ｐｌｌ回路 | |
| JP2001144609A (ja) | Ｐｌｌシンセサイザ回路 | |
| JPS6233400Y2 (ja) | ||
| JPS5926669Y2 (ja) | 電子式チュ−ナ | |
| JPS6138887B2 (ja) | ||
| JPS5951788B2 (ja) | 位相比較装置 | |
| SU403008A1 (ru) | Устройство импульсно-фазовой автоподстройки | |
| JPH028438Y2 (ja) | ||
| JPH0541664A (ja) | 周波数シンセサイザ |