JPS588146B2 - ハンドウタイテイコウタイ - Google Patents
ハンドウタイテイコウタイInfo
- Publication number
- JPS588146B2 JPS588146B2 JP47099066A JP9906672A JPS588146B2 JP S588146 B2 JPS588146 B2 JP S588146B2 JP 47099066 A JP47099066 A JP 47099066A JP 9906672 A JP9906672 A JP 9906672A JP S588146 B2 JPS588146 B2 JP S588146B2
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- Japan
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- region
- resistance
- type
- layer
- resistance region
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は高抵抗体とＭＯＳ素子とを同一半導体に形成す
る半導体装置の製法に関する。
る半導体装置の製法に関する。
従来、ＭＯＳ型半導体素子とバイポーラ型半導体素子と
を併用したシフトレジスタにおいて、ＭＯＳ素子の出力
レベルを希望値に保持するためにまた、バイポーラ素子
とＭＯＳ素子とを接続するために、プリント基板上でＭ
ＯＳ素子とバイポーラ素子との間にディスクリートの高
抵抗を接続する構造が知られている。
を併用したシフトレジスタにおいて、ＭＯＳ素子の出力
レベルを希望値に保持するためにまた、バイポーラ素子
とＭＯＳ素子とを接続するために、プリント基板上でＭ
ＯＳ素子とバイポーラ素子との間にディスクリートの高
抵抗を接続する構造が知られている。
しかし、ディスクリートの抵抗を使用することのために
、（１）プリント基板に接続する作業に手間がかかりコ
スト高となる、（２）抵抗の個数が多いため実装密度が
上らない、（３）抵抗の信頼度が必しも良くない等の点
で問題があった。
、（１）プリント基板に接続する作業に手間がかかりコ
スト高となる、（２）抵抗の個数が多いため実装密度が
上らない、（３）抵抗の信頼度が必しも良くない等の点
で問題があった。
これら問題を解決する方法として考えられるのはＭＯＳ
素子と同一半導体基板において高抵抗を形成することで
ある。
素子と同一半導体基板において高抵抗を形成することで
ある。
ところで一般に半導体基体中に高抵抗層を不純物拡散等
によって形成する場合、半導体基板中に形成される抵抗
長を長く、巾を小さく、する方法が採られていた。
によって形成する場合、半導体基板中に形成される抵抗
長を長く、巾を小さく、する方法が採られていた。
しかしこの方法によれば半導体基板上に抵抗領域の占め
る面積が大幅に必要となるために高集積化には不利であ
る。
る面積が大幅に必要となるために高集積化には不利であ
る。
そこで抵抗長を長くとらずに高抵抗を得る手段として、
（１）抵抗層の厚さを薄くすること、（２）不純物濃度
を低くして比抵抗を高くすることが考えられるが、その
ような抵抗領域から電極を取り出す際に下記のことが問
題となる。
（１）抵抗層の厚さを薄くすること、（２）不純物濃度
を低くして比抵抗を高くすることが考えられるが、その
ような抵抗領域から電極を取り出す際に下記のことが問
題となる。
すなわち、（１）の浅い領域から電極を取り出す場合に
は電極材であるＡｌ（アルミニウム）のシンタ一層が抵
抗層を突き抜ける、（２）不純物濃度が低い層より電極
を取り出す場合にはコンタクト取り出し部の高不純物領
域から電極材の突き抜けを生じまた、表面バリアの形成
等の問題が生じるため良好なオーミツクコンタクトが得
られない。
は電極材であるＡｌ（アルミニウム）のシンタ一層が抵
抗層を突き抜ける、（２）不純物濃度が低い層より電極
を取り出す場合にはコンタクト取り出し部の高不純物領
域から電極材の突き抜けを生じまた、表面バリアの形成
等の問題が生じるため良好なオーミツクコンタクトが得
られない。
従って所望の抵抗値を得るために制御することが困難と
なる。
なる。
本発明は上記した問題点を解消するべくなされたもので
あり、その目的とするところは、同一半導体中にオーミ
ツク性のよい電極を有する高抵抗とＭＯＳ素子とを形成
する半導体装置の製法を提供することにある。
あり、その目的とするところは、同一半導体中にオーミ
ツク性のよい電極を有する高抵抗とＭＯＳ素子とを形成
する半導体装置の製法を提供することにある。
上記目的を達成するための本発明の要旨は、デプレツシ
ョン型のＭＯＳ素子と、高抵抗領域とこの高抵抗領域の
両端に接する低抵抗領域とからなる抵抗素子とを同一基
板に形成する半導体装置の製法であって、上記高抵抗領
域をデプレツション型のＭＯＳ素子のチャンネル領域形
成と同時にイオン打ち込みによって作り、上記低抵抗領
域を上記デプレツション型のＭＯＳ素子のソース及びド
レイン領域と同時に作ることを特徴とする半導体装置の
製法にある。
ョン型のＭＯＳ素子と、高抵抗領域とこの高抵抗領域の
両端に接する低抵抗領域とからなる抵抗素子とを同一基
板に形成する半導体装置の製法であって、上記高抵抗領
域をデプレツション型のＭＯＳ素子のチャンネル領域形
成と同時にイオン打ち込みによって作り、上記低抵抗領
域を上記デプレツション型のＭＯＳ素子のソース及びド
レイン領域と同時に作ることを特徴とする半導体装置の
製法にある。
以下、本発明を実施例にそって具体的に説明する。
第１図は本発明の原理的な構成を示す半導体抵抗体の縦
断面図である。
断面図である。
１は高比抵抗のＮ型Ｓｉ（シリコン）基板、２はこのＮ
型基板中にイオン打込み等の手段により直線状に形成さ
れたＰ−型層で、このＰ−型層は深さ０．１〜０．２μ
、表面比抵抗は１ＫΩ／ｃｍ〜１００ＫΩ／ｃｍに形成
される。
型基板中にイオン打込み等の手段により直線状に形成さ
れたＰ−型層で、このＰ−型層は深さ０．１〜０．２μ
、表面比抵抗は１ＫΩ／ｃｍ〜１００ＫΩ／ｃｍに形成
される。
この程度の深さであれば仮りにこの様に形成することに
よって充分高抵抗を得ることができる。
よって充分高抵抗を得ることができる。
このＰ−型層表面に電極材料を付けてシンターした場合
にそれが突き抜けてしまう程度に浅く、またこの程度の
不純物濃度であれば仮りにその上に電極材料を付けた場
合に電極材料との間にバリアが形成される。
にそれが突き抜けてしまう程度に浅く、またこの程度の
不純物濃度であれば仮りにその上に電極材料を付けた場
合に電極材料との間にバリアが形成される。
３は上記Ｐ−型層の電極取り出し部となるＰ＋型高不純
物濃度領域で、Ｐ−型層２の両端部に接してイオン打込
みまたは拡散等の手段により形成される。
物濃度領域で、Ｐ−型層２の両端部に接してイオン打込
みまたは拡散等の手段により形成される。
このＰ＋型高濃度領域３の表面比抵抗は２０Ω／ｃｍ程
度であり、Ｐ−型層２よりも深く、例えば深さ０．８μ
とする。
度であり、Ｐ−型層２よりも深く、例えば深さ０．８μ
とする。
少なくともこの程度の深さであればこの上に付けた電極
材の突き抜けは起り得ないことが実験上確められた。
材の突き抜けは起り得ないことが実験上確められた。
４は上記Ｐ＋型高濃度領域上に形成されたＡｌ（アルミ
ニウム）層よりなる電極であって、５００℃±１０℃程
度の温度で基板にシンターされる。
ニウム）層よりなる電極であって、５００℃±１０℃程
度の温度で基板にシンターされる。
５は熱酸化により生成された表面保護膜でＰ＋型領域３
を拡散する際にマスクとして使用される。
を拡散する際にマスクとして使用される。
上記した本発明の構成において、下記のようにその目的
を達成することができると共に、その効果を有する。
を達成することができると共に、その効果を有する。
（１）上記抵抗伏２のＡｌ線４との接続部が高濃度不純
物領域３でしかも拡散等による深い領域であるために、
Ａｌ等の不純物の突き抜けは起らない。
物領域３でしかも拡散等による深い領域であるために、
Ａｌ等の不純物の突き抜けは起らない。
また表面バリアも形成されにくい。（２）したがって、
この接続部においてオーミツク性のよいコンタクトを形
成することができるのである。
この接続部においてオーミツク性のよいコンタクトを形
成することができるのである。
本発明は下記の実施例のように応用される。
第２図はＥＤ（エンハンズメント−デプレション）方式
によるシフト・レジスターの一例であって、このうちＡ
１はデプレション型のＭＯＳ素子、Ａ２，Ａ３はエンハ
ンスメント型のＭＯＳ素子、Ａ４は本発明を適用した抵
抗であり、これらは第３図に示すように共通の半導体基
板上に形成される。
によるシフト・レジスターの一例であって、このうちＡ
１はデプレション型のＭＯＳ素子、Ａ２，Ａ３はエンハ
ンスメント型のＭＯＳ素子、Ａ４は本発明を適用した抵
抗であり、これらは第３図に示すように共通の半導体基
板上に形成される。
第３図において、１はＮ型Ｓｉ基板、３はＰ＋高濃度不
純物領域で、これらはすべて同時にイオン打込みまたは
拡散により形成され、２ａはＡ１のＰ−チャンネル、２
ｂはＡ４のＰ−抵抗層であり、これらは同時にイオン打
込みにより形成される。
純物領域で、これらはすべて同時にイオン打込みまたは
拡散により形成され、２ａはＡ１のＰ−チャンネル、２
ｂはＡ４のＰ−抵抗層であり、これらは同時にイオン打
込みにより形成される。
５はＳｉＯ２層で熱酸化により形成され、６はＡ１のゲ
ート電極部、４はＡ１〜Ａ４に対するＡｌ配線であり、
これらはすべて高濃度不純物領域３に対して同時に接続
される。
ート電極部、４はＡ１〜Ａ４に対するＡｌ配線であり、
これらはすべて高濃度不純物領域３に対して同時に接続
される。
以上のようにこの構造においては抵抗層の形成、配線の
接続を抵抗層のないＥ／ＤＭＯＳＩＣの場合と同じ工程
数で製造することが可能である。
接続を抵抗層のないＥ／ＤＭＯＳＩＣの場合と同じ工程
数で製造することが可能である。
本発明は実施例において述べたバイポーラ型トランジス
タと接続されるＭＯＳＩＣ以外に、一般的な浅いＰＮ接
合を有する高抵抗層に適用せられる。
タと接続されるＭＯＳＩＣ以外に、一般的な浅いＰＮ接
合を有する高抵抗層に適用せられる。
第１図は本発明の原理的構造を示す縦断面図、第２図は
シフト・レジスタの回路図、第３図は第２図の装置に本
発明を適用した場合の縦断面図である。 １・・・・・・半導体基体（Ｎ型基板）、２・・・・・
・抵抗領域（Ｐ−型層）、３・・・・・・電極接続領域
（Ｐ＋型高濃度不純物領域）、４・・・・・・電極（Ａ
ｌ配線）、５・・・・・・絶縁層（熱酸化膜）。
シフト・レジスタの回路図、第３図は第２図の装置に本
発明を適用した場合の縦断面図である。 １・・・・・・半導体基体（Ｎ型基板）、２・・・・・
・抵抗領域（Ｐ−型層）、３・・・・・・電極接続領域
（Ｐ＋型高濃度不純物領域）、４・・・・・・電極（Ａ
ｌ配線）、５・・・・・・絶縁層（熱酸化膜）。
Claims (1)
- １ デプレツション型のＭＯＳ素子と、高抵抗領域とこ
の高抵抗領域の両端に接する低抵抗領域とからなる抵抗
素子とを同一基板に形成する半導体装置の製法であって
、上記高抵抗領域をデプレツション型のＭＯＳ素子のチ
ャンネル領域形成と同時にイオン打ち込みによって作り
、上記低抵抗領域を上記デプレツション型のＭＯＳ素子
のソース及びドレイン領域と同時に作ることを特徴とす
る半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP47099066A JPS588146B2 (ja) | 1972-10-04 | 1972-10-04 | ハンドウタイテイコウタイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP47099066A JPS588146B2 (ja) | 1972-10-04 | 1972-10-04 | ハンドウタイテイコウタイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS4985972A JPS4985972A (ja) | 1974-08-17 |
| JPS588146B2 true JPS588146B2 (ja) | 1983-02-14 |
Family
ID=14237418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP47099066A Expired JPS588146B2 (ja) | 1972-10-04 | 1972-10-04 | ハンドウタイテイコウタイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588146B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101988A (en) * | 1977-02-18 | 1978-09-05 | Toshiba Corp | Semiconductor resistance device |
-
1972
- 1972-10-04 JP JP47099066A patent/JPS588146B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS4985972A (ja) | 1974-08-17 |
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