JPS5882327A - バス制御装置 - Google Patents
バス制御装置Info
- Publication number
- JPS5882327A JPS5882327A JP56180623A JP18062381A JPS5882327A JP S5882327 A JPS5882327 A JP S5882327A JP 56180623 A JP56180623 A JP 56180623A JP 18062381 A JP18062381 A JP 18062381A JP S5882327 A JPS5882327 A JP S5882327A
- Authority
- JP
- Japan
- Prior art keywords
- bank
- line
- bus
- signal
- time slot
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は計算機システム等において１、検数の装置の
間を共通のバスで接続し、各装置がこのバスを時分割的
に欧州し装置相互間にデータを転送する、いわゆるバス
方式に関するものである。
間を共通のバスで接続し、各装置がこのバスを時分割的
に欧州し装置相互間にデータを転送する、いわゆるバス
方式に関するものである。
オ１図はバス方式の構成を示すブロック図で、図におい
てｉｌｌ ｔｒ１基本処理装置（以”ｌ” ＢＰＵとい
う）、（２）はチャネル制御装置、（３１は王メモリ装
置、ｆ４１１Ｉ′ｉバス、（５）はバンクＡ、１６１は
バンクＢである。図に示す例では主メモリ装置（３）は
２ウエイインタリーブ（２ｗａｙ １ｎｔｅｒｌｅａｖ
ｅ ） 方式でバンクＡ（５）とバンクＢ（６）は互
に独立し偶数アドレスのデータはバンクＡ ＋５１ Ｋ
、奇数アドレスのデータはバンクＢ（６１にそれぞれ書
込み／読出しされる。バンクＡ（５）がデータの書込み
又は読出し動作の実行中（以下ビジーという）であって
も、バンクＢ（６）に対しては、バンクＢ（６）がビジ
ーでなければ、データの書込み又は譜、出しの起動をか
けることができる、第２図は従来のバス制御装置におけ
る信号伝送路を示す構成図で、第２図に示すバスの信号
線の多くは双方向に信号全伝送することが可能であり、
たとえば主メモリ装置（３）へ入力する信号も主メモリ
装置（４）から出力する信号もバス（４）中の同一の線
で伝送される。＋７１ 、 ＋８１ 、 （９１１ｄそ
れぞれバスリクエスト線で、線（７）は主メモリ装置（
：３）が、線（８１げチャネル制御装置（２）が、線（
９）はＢＰＵ ｉｌｌがそれぞれアクセス要求信号を送
出するために月１いられる。バス（４）に対するアクセ
スの優先順位は主メモリ装置（３；、チャネル制御装＃
（２）、ＢＰＵ ｉｌｌの順序とする。（１０）はリク
エスト線でこのリクエスト線１０）上の信号はストロー
ブ（ｓｔｒｏｂｅ） 信号であって時分割した各タイ
ムスロットでバス（４）が使用されているか否かを示す
。旧１ 、 ＋１２１はそれぞれパンクネクストビジー
線で（１１）はバンクＡ（５）に関し、（１２１はバン
クＢ ＋６）に関し当該バンクが次のタイムスロットで
ビジーであるか否かを表す。（Ｉ３）は複数の信号線で
構成されるファンクション線で指令信号を伝送する。α
什］数の信号線で構成されるデータ線でデータ信号を伝
送する、指令信号とはたとえば、送信する装置のアドレ
スであることの指示、受信する装置のアドレスであるこ
との指示、読出しであるか書込みであるかの動作の指令
、データ線０４で伝送中の情報がデータであるかアドレ
スであるかの区別等を示す指令信号である。
てｉｌｌ ｔｒ１基本処理装置（以”ｌ” ＢＰＵとい
う）、（２）はチャネル制御装置、（３１は王メモリ装
置、ｆ４１１Ｉ′ｉバス、（５）はバンクＡ、１６１は
バンクＢである。図に示す例では主メモリ装置（３）は
２ウエイインタリーブ（２ｗａｙ １ｎｔｅｒｌｅａｖ
ｅ ） 方式でバンクＡ（５）とバンクＢ（６）は互
に独立し偶数アドレスのデータはバンクＡ ＋５１ Ｋ
、奇数アドレスのデータはバンクＢ（６１にそれぞれ書
込み／読出しされる。バンクＡ（５）がデータの書込み
又は読出し動作の実行中（以下ビジーという）であって
も、バンクＢ（６）に対しては、バンクＢ（６）がビジ
ーでなければ、データの書込み又は譜、出しの起動をか
けることができる、第２図は従来のバス制御装置におけ
る信号伝送路を示す構成図で、第２図に示すバスの信号
線の多くは双方向に信号全伝送することが可能であり、
たとえば主メモリ装置（３）へ入力する信号も主メモリ
装置（４）から出力する信号もバス（４）中の同一の線
で伝送される。＋７１ 、 ＋８１ 、 （９１１ｄそ
れぞれバスリクエスト線で、線（７）は主メモリ装置（
：３）が、線（８１げチャネル制御装置（２）が、線（
９）はＢＰＵ ｉｌｌがそれぞれアクセス要求信号を送
出するために月１いられる。バス（４）に対するアクセ
スの優先順位は主メモリ装置（３；、チャネル制御装＃
（２）、ＢＰＵ ｉｌｌの順序とする。（１０）はリク
エスト線でこのリクエスト線１０）上の信号はストロー
ブ（ｓｔｒｏｂｅ） 信号であって時分割した各タイ
ムスロットでバス（４）が使用されているか否かを示す
。旧１ 、 ＋１２１はそれぞれパンクネクストビジー
線で（１１）はバンクＡ（５）に関し、（１２１はバン
クＢ ＋６）に関し当該バンクが次のタイムスロットで
ビジーであるか否かを表す。（Ｉ３）は複数の信号線で
構成されるファンクション線で指令信号を伝送する。α
什］数の信号線で構成されるデータ線でデータ信号を伝
送する、指令信号とはたとえば、送信する装置のアドレ
スであることの指示、受信する装置のアドレスであるこ
との指示、読出しであるか書込みであるかの動作の指令
、データ線０４で伝送中の情報がデータであるかアドレ
スであるかの区別等を示す指令信号である。
第３図は第２図に示す信号線上の信号の一例を示し、第
２図と同一符号は第２図に示す信号線上の信号論理を意
味する。以下第４Ｉン１、剃・６図、オフ図においても
同様である。第３図（ａ）Ｕ時分割のタイムスロットで
スロットの順にｎ 、 ｎｉｌ、ｎ＋２゜・・・・・・
とじて示す。同図（ｂ）〜（ｇ）［それぞれ線（９）〜
（７）上の信号である。
２図と同一符号は第２図に示す信号線上の信号論理を意
味する。以下第４Ｉン１、剃・６図、オフ図においても
同様である。第３図（ａ）Ｕ時分割のタイムスロットで
スロットの順にｎ 、 ｎｉｌ、ｎ＋２゜・・・・・・
とじて示す。同図（ｂ）〜（ｇ）［それぞれ線（９）〜
（７）上の信号である。
以下、第３図について従来の装置の動作を説明する。Ｂ
ＰＵ ｆｉｌ Ｕタイムスロットｎで線（９）上にアク
セス要求信号を送出する。この時優先順位の高い装置が
バスリクエスト線＋７１ 、 ＋８１ ｈに論理「ｌ」
の信号を出しておらずかつアクセスしようとするバンク
Ａ（５１がパンクネクストビジー線引）」二に論理「ｌ
」の信号金山していないので、ＢＰＵ （１１がバス（
４１ヲ用いてバンクＡ ＋５１にアクセスすることが可
能テアリ、タイムスロット（ｎｉｌ）でリクエスト線＋
１０１上に論理「ｌ」の信号全量しバス（４１を使用す
る。
ＰＵ ｆｉｌ Ｕタイムスロットｎで線（９）上にアク
セス要求信号を送出する。この時優先順位の高い装置が
バスリクエスト線＋７１ 、 ＋８１ ｈに論理「ｌ」
の信号を出しておらずかつアクセスしようとするバンク
Ａ（５１がパンクネクストビジー線引）」二に論理「ｌ
」の信号金山していないので、ＢＰＵ （１１がバス（
４１ヲ用いてバンクＡ ＋５１にアクセスすることが可
能テアリ、タイムスロット（ｎｉｌ）でリクエスト線＋
１０１上に論理「ｌ」の信号全量しバス（４１を使用す
る。
すなわちファンクション線（１東で送信装置のアドレス
、受信装置のアドレス及びデータ読出し動作であること
を示す信号を送出し、データ線α→で読出すデータのア
ドレスを送出する。またこのアドレスが偶数か奇数かに
よりバンクＡ（５）又はバンクＢ（６１のバンクネクス
トビジー線（この場合は線＋Ｉｌ＋）上にタイムスロッ
ト（ｎｉｌ ）の間論理「１」の信号を送出する。主メ
モリ装置（３）はファンクション線０：１とデータ線◇
ゆの信号を受信しタイムスロット（ｎ＋２）、（ｎ＋３
）の間に要求されたデータの読出しを実行する。この間
パンクネクストビジー線引）上に論理「ｌ」の信号を送
出する。次にタイムスロット（ｎ＋４）で主メモリ装置
（３）はバスリクエスト線（７）上に論理「ｌ」の信号
全送出し、タイムスロット（ｎ＋５ ）でデータ線０４
に読出しデータを乗せて要求元に転送する。この場合リ
クエスト線１ＩＯ）、ファンクション線（１漕にそれぞ
れの信号を送出する。
、受信装置のアドレス及びデータ読出し動作であること
を示す信号を送出し、データ線α→で読出すデータのア
ドレスを送出する。またこのアドレスが偶数か奇数かに
よりバンクＡ（５）又はバンクＢ（６１のバンクネクス
トビジー線（この場合は線＋Ｉｌ＋）上にタイムスロッ
ト（ｎｉｌ ）の間論理「１」の信号を送出する。主メ
モリ装置（３）はファンクション線０：１とデータ線◇
ゆの信号を受信しタイムスロット（ｎ＋２）、（ｎ＋３
）の間に要求されたデータの読出しを実行する。この間
パンクネクストビジー線引）上に論理「ｌ」の信号を送
出する。次にタイムスロット（ｎ＋４）で主メモリ装置
（３）はバスリクエスト線（７）上に論理「ｌ」の信号
全送出し、タイムスロット（ｎ＋５ ）でデータ線０４
に読出しデータを乗せて要求元に転送する。この場合リ
クエスト線１ＩＯ）、ファンクション線（１漕にそれぞ
れの信号を送出する。
第４図は第２図に示す信号線上の信号の他の例を示し、
第３図と同一符号は同一意味を有し第４図（ａ）〜（ｇ
）は第３図（ａ）〜（ｇ）Ｋそれぞれ対応する。
第３図と同一符号は同一意味を有し第４図（ａ）〜（ｇ
）は第３図（ａ）〜（ｇ）Ｋそれぞれ対応する。
第４図に示す例では、タイムスロツ）ｎにおいてチャネ
ル制御装置＋２１がバンクＡ（５１に対してデータの読
出し要求を出そうとした時バンクＡ ＋５１ Ｋ対する
バンクネクストビジー１ｕ上の信号が「ｌ」であった為
、タイムスロット（ｎｉｌ） ＶＣおいてバスリクエス
ト線（８）上の信号論理を［ｏＪにする。これは優先順
位の低い装置がバンクＢ（６）にアクセスするのをさま
たけない為である。タイムスロット（ｎ＋２）において
パンクネクストビジー線引）上の信号論理がｒＯＪＫな
ったことを確認してタイムスロット（ｎ＋３）で再びバ
スリクエスト線（８１上の信号論理１ｒｌＪにし、タイ
ムスロッ） （ｎ＋４） テバス（４１全使用しメモリ
装置（３１にデータの胱出し要求を出す。
ル制御装置＋２１がバンクＡ（５１に対してデータの読
出し要求を出そうとした時バンクＡ ＋５１ Ｋ対する
バンクネクストビジー１ｕ上の信号が「ｌ」であった為
、タイムスロット（ｎｉｌ） ＶＣおいてバスリクエス
ト線（８）上の信号論理を［ｏＪにする。これは優先順
位の低い装置がバンクＢ（６）にアクセスするのをさま
たけない為である。タイムスロット（ｎ＋２）において
パンクネクストビジー線引）上の信号論理がｒＯＪＫな
ったことを確認してタイムスロット（ｎ＋３）で再びバ
スリクエスト線（８１上の信号論理１ｒｌＪにし、タイ
ムスロッ） （ｎ＋４） テバス（４１全使用しメモリ
装置（３１にデータの胱出し要求を出す。
さて、ここでチャネル制御装置（２）がタイムスロット
（ｎ＋２）でバスリクエスト線＋８１ ｊ二に論理ｒｔ
Ｊの信号を送出することがでさたとすれば、タイムスロ
ット（ｎ＋３）ではバス（４１も空いておりバンクＡ（
５１もビジィで々いので、主メモリ装置（３；に対する
読出し要求を出すことができてデータ処理を１タイムス
ロツト分早めることができるのである。しかし、一般に
バス（４）には多数の装置が接続されており、したがっ
て配線長も長くなり転送信号の伝播には時間全必要とす
るのでタイムスロッ）（ｎ＋２）の先頭部でバンクネク
ストビジー１ｆＩｌｌ上の信号が論理「０」になるの全
確認した後間−のタイムスロットでバスリクエスト線（
８１上に論理「Ｊ」の信号を送出することはできないの
が好適である。
（ｎ＋２）でバスリクエスト線＋８１ ｊ二に論理ｒｔ
Ｊの信号を送出することがでさたとすれば、タイムスロ
ット（ｎ＋３）ではバス（４１も空いておりバンクＡ（
５１もビジィで々いので、主メモリ装置（３；に対する
読出し要求を出すことができてデータ処理を１タイムス
ロツト分早めることができるのである。しかし、一般に
バス（４）には多数の装置が接続されており、したがっ
て配線長も長くなり転送信号の伝播には時間全必要とす
るのでタイムスロッ）（ｎ＋２）の先頭部でバンクネク
ストビジー１ｆＩｌｌ上の信号が論理「０」になるの全
確認した後間−のタイムスロットでバスリクエスト線（
８１上に論理「Ｊ」の信号を送出することはできないの
が好適である。
以上のように従来の方式ではバンクに１タイムスロツト
の期間無駄な空き時間を生ずる場合がめるという欠点が
あった。
の期間無駄な空き時間を生ずる場合がめるという欠点が
あった。
この発明は上記のような従来の欠点を除去するために外
されたもので、上記のような場合においてもバンクに無
駄な空き時間を生ずることのないバス制御装置を提供す
ることを目的としている。
されたもので、上記のような場合においてもバンクに無
駄な空き時間を生ずることのないバス制御装置を提供す
ることを目的としている。
以下、図面についてこの発明の詳細な説明する。第５図
はこの発明の一実施例において追加すべき信号伝送路を
示す構成図で、第５図においてαｅはバンクＡ（５）に
対するバンクネクストネクストビジー線で、（ｌηはバ
ンクＢ（６１に対するバンクネクストネクストビジー線
である。これらの信号線が第２図の信号線に追加はれる
。バンクネクストネクストビジー線は当該バンクが次の
次のタイムスロット（現在のタイムスロットｔｍｉとす
ると（ｍ＋２）番のタイムスロット）中は動作状態にあ
ることを示す信号を送出する。
はこの発明の一実施例において追加すべき信号伝送路を
示す構成図で、第５図においてαｅはバンクＡ（５）に
対するバンクネクストネクストビジー線で、（ｌηはバ
ンクＢ（６１に対するバンクネクストネクストビジー線
である。これらの信号線が第２図の信号線に追加はれる
。バンクネクストネクストビジー線は当該バンクが次の
次のタイムスロット（現在のタイムスロットｔｍｉとす
ると（ｍ＋２）番のタイムスロット）中は動作状態にあ
ることを示す信号を送出する。
１６図はこの発明の装置における信号線上の信号の一伸
１全示すタイムチャート図で第３図と同一符号は同一意
味ヲ有し、（ｌｅＦｉパンクネクストネクストビジー線
αり上の信号を示し、また第５図（ａ）〜（ｆ）は第３
図（ａ）〜（ｆ）に対応し、第５図（ｇ） 、 （ｈ）
はそれぞれバンクネクストネクストビジー線ＯＱ及びバ
スリクエスト線（７）上の信号論理を示す。１６図に示
す動作は第３図に示す動作と同様であって単にバンクネ
クストネクストビジー線ＯＱ上の信号が追加されただけ
であるので詳細な説明は省略する。バンクネクストネク
ストビジー４９１ （＋ｉ上の信号はタイムスロット（
ｎ＋１）でＵ ＢＰＵ （１１が、タイムスロット（ｎ
＋２） 、 （ｎ＋３）では主メモリ装置（３）が論理
「ｌ」の信号を送出する。
１全示すタイムチャート図で第３図と同一符号は同一意
味ヲ有し、（ｌｅＦｉパンクネクストネクストビジー線
αり上の信号を示し、また第５図（ａ）〜（ｆ）は第３
図（ａ）〜（ｆ）に対応し、第５図（ｇ） 、 （ｈ）
はそれぞれバンクネクストネクストビジー線ＯＱ及びバ
スリクエスト線（７）上の信号論理を示す。１６図に示
す動作は第３図に示す動作と同様であって単にバンクネ
クストネクストビジー線ＯＱ上の信号が追加されただけ
であるので詳細な説明は省略する。バンクネクストネク
ストビジー４９１ （＋ｉ上の信号はタイムスロット（
ｎ＋１）でＵ ＢＰＵ （１１が、タイムスロット（ｎ
＋２） 、 （ｎ＋３）では主メモリ装置（３）が論理
「ｌ」の信号を送出する。
オフ図はこの発明の装置における信号線上の信号の他の
例を示すタイムチャート図で、〕・６図と同一符号は同
一意味を有しオフ図（ａ）〜（ｈ）は１６図（ａ）〜（
ｈ）にそれぞれ対応する。タイムスロットｎ。
例を示すタイムチャート図で、〕・６図と同一符号は同
一意味を有しオフ図（ａ）〜（ｈ）は１６図（ａ）〜（
ｈ）にそれぞれ対応する。タイムスロットｎ。
（ｎ＋１）における動作は第４図の場合と同様であるが
、タイムスロット（ｎｉｌ）においてバンクネクストネ
クストビジー線ａＱ上の信号論理がｒｏＪであることを
確認したチャネル制御装置（２）はタイムスロット（ｎ
＋２）でパスリフニス） ｉ％ｌｄ ＋８１上に論理「
】」の信号を送出し、其後第４図の場合に比しｌタイム
スロット分早くデータ処理を終了する。すなわち、この
発明によればバンクネクストネクストビジー線を追加す
ることによって従来の装置における欠点全除去できたの
である。
、タイムスロット（ｎｉｌ）においてバンクネクストネ
クストビジー線ａＱ上の信号論理がｒｏＪであることを
確認したチャネル制御装置（２）はタイムスロット（ｎ
＋２）でパスリフニス） ｉ％ｌｄ ＋８１上に論理「
】」の信号を送出し、其後第４図の場合に比しｌタイム
スロット分早くデータ処理を終了する。すなわち、この
発明によればバンクネクストネクストビジー線を追加す
ることによって従来の装置における欠点全除去できたの
である。
最近の処理装置及び入出力装置は高速化されたので主メ
モリ装置へのアクセスの頻度は漸次高まっており、この
発明によるとアクセス要求が生じた場合に目的のバンク
がビジーであれば、そのビジーが解けると直ちにそのバ
ンクにアクセスすることができるので、データ処理を促
進するため極めて有効である。
モリ装置へのアクセスの頻度は漸次高まっており、この
発明によるとアクセス要求が生じた場合に目的のバンク
がビジーであれば、そのビジーが解けると直ちにそのバ
ンクにアクセスすることができるので、データ処理を促
進するため極めて有効である。
以上は主メモ＋１ ［置へアクセスするためのバスにつ
いてこの発明を説明したが、時分割的に使用されるバス
に対しては同様にこの発明を適用できることは明らかで
ある。
いてこの発明を説明したが、時分割的に使用されるバス
に対しては同様にこの発明を適用できることは明らかで
ある。
第１図はバス方式の構成を示すブロック図、第２図は従
来の装置における信号伝送路を示す構成図、第３図は第
２図に示す信号線上の信号の−例を示すタイムチャート
図、第４図は第２図に示す信号線上の信号の他の例を示
すタイムチャート図、第５図はこの発明の一実施例にお
いて追加すべき信号伝送路を示す構成図、第６図はこの
発明の装＃における信号線−ヒの信号の一例を示すタイ
ムチャート図、力・７図はこの発明の装置をでおける信
号線上の信号の他の例を示すタイムチャート図である。 （１）・・・ＢＰＵ、＋２１・・・チャネル制御装置、
（３）・・・主メモリＨ１ｌｔ、＋４１・・・バス、（
５１・・・バンクＡ、＋６１・・・バンクＢ１ｔ７１
、１８１ 、１９１・・・それぞれパスリクエスト線、
１ｌｔｌｌ・・・リクエスト線、＋１１１ 、１１２）
・・・それぞれバンクネクストビジー線、０３）・・・
ファンクション線、０４・・・データ線、ｔｉｅ 、
ａｎ・・・それぞれバンクネクストネクストビジー線。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 化 − 第１図 第２図 第３図 第４図 第５因 ６ 第６図
来の装置における信号伝送路を示す構成図、第３図は第
２図に示す信号線上の信号の−例を示すタイムチャート
図、第４図は第２図に示す信号線上の信号の他の例を示
すタイムチャート図、第５図はこの発明の一実施例にお
いて追加すべき信号伝送路を示す構成図、第６図はこの
発明の装＃における信号線−ヒの信号の一例を示すタイ
ムチャート図、力・７図はこの発明の装置をでおける信
号線上の信号の他の例を示すタイムチャート図である。 （１）・・・ＢＰＵ、＋２１・・・チャネル制御装置、
（３）・・・主メモリＨ１ｌｔ、＋４１・・・バス、（
５１・・・バンクＡ、＋６１・・・バンクＢ１ｔ７１
、１８１ 、１９１・・・それぞれパスリクエスト線、
１ｌｔｌｌ・・・リクエスト線、＋１１１ 、１１２）
・・・それぞれバンクネクストビジー線、０３）・・・
ファンクション線、０４・・・データ線、ｔｉｅ 、
ａｎ・・・それぞれバンクネクストネクストビジー線。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 化 − 第１図 第２図 第３図 第４図 第５因 ６ 第６図
Claims (1)
- 【特許請求の範囲】 同一のデータ処理システム［属する複数の装置間で情報
の転送を行うため共通のバスを時分割的に１か用する場
合のバス制御装置において、上記複数の装置の各装置か
ら上記バスへのアクセス要求信号を送出するそれぞれの
バスリクエスト線と、 上記時分割のタイムスロットにおいて上記バス全使用中
であるか否かの信号を送出するリクエスト線と、 各種の指令信号を送出するファンクション線と、各種の
データ化分を送出するデータ線と、上記枚数の装置中の
主メモリ装置のバンクごとに設けられ当該バンクが次の
タイムスロット中は動作状態にあることを示す信号を送
出するバンクネクストビジー線と、 上記当該バンクが次の次のタイムスロット中は動作状態
にあることを示す信号を送出するバンクネクストネクス
トビジー線と、 このバンクネクストネクストビジー線上の信号全確認し
て上記複数の装置のうち上記当該バンクにアクセスを希
望する装置が当該装置のバスリクエスト線上へアクセス
要求信号全送出する手段とを備えたことを特徴とするバ
ス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180623A JPS5882327A (ja) | 1981-11-11 | 1981-11-11 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180623A JPS5882327A (ja) | 1981-11-11 | 1981-11-11 | バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5882327A true JPS5882327A (ja) | 1983-05-17 |
Family
ID=16086443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56180623A Pending JPS5882327A (ja) | 1981-11-11 | 1981-11-11 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5882327A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124939A (en) * | 1977-04-08 | 1978-10-31 | Agency Of Ind Science & Technol | Request selection system |
| JPS54101631A (en) * | 1978-01-27 | 1979-08-10 | Nec Corp | Bus control system |
| JPS54129938A (en) * | 1978-03-31 | 1979-10-08 | Nec Corp | Data transfer unit |
-
1981
- 1981-11-11 JP JP56180623A patent/JPS5882327A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124939A (en) * | 1977-04-08 | 1978-10-31 | Agency Of Ind Science & Technol | Request selection system |
| JPS54101631A (en) * | 1978-01-27 | 1979-08-10 | Nec Corp | Bus control system |
| JPS54129938A (en) * | 1978-03-31 | 1979-10-08 | Nec Corp | Data transfer unit |
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