JPS62126456A - 並列演算処理装置 - Google Patents
並列演算処理装置Info
- Publication number
- JPS62126456A JPS62126456A JP26504285A JP26504285A JPS62126456A JP S62126456 A JPS62126456 A JP S62126456A JP 26504285 A JP26504285 A JP 26504285A JP 26504285 A JP26504285 A JP 26504285A JP S62126456 A JPS62126456 A JP S62126456A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は中央処理装置から同一機能を有する演算装置
の１つに演算実行指令を与えて、演算すべきデータを転
送処理する並列演算処理装置に関する。
の１つに演算実行指令を与えて、演算すべきデータを転
送処理する並列演算処理装置に関する。
第４図は例えば特開昭５７−１４３６７０号公報に示さ
れた従来の並列演算処理装置を示すブロック接続図であ
）、図において、１は中央処理装置、２は共通制御装置
、３ ａ ＊ ３ ｂは同一機能を持った演算装置、１
０１は中央処理装置１と共通制御装置２とを結ぶデータ
バス、１０２は中央処理装置１と共通制御装置２との間
の制御線、１０３．１０４はそれぞれ共通制御装置２が
演算装置３ａａ３ｂを選択したことを伝えるための選択
線、１０５，１０６はそれぞれ演算装置３ａ＋３ｂの状
態を共通制御装置２に伝えるための状態表示線、１０７
は共通制御装置２と演算装置３ａ＋３ｂとを結ぶデータ
バスである。
れた従来の並列演算処理装置を示すブロック接続図であ
）、図において、１は中央処理装置、２は共通制御装置
、３ ａ ＊ ３ ｂは同一機能を持った演算装置、１
０１は中央処理装置１と共通制御装置２とを結ぶデータ
バス、１０２は中央処理装置１と共通制御装置２との間
の制御線、１０３．１０４はそれぞれ共通制御装置２が
演算装置３ａａ３ｂを選択したことを伝えるための選択
線、１０５，１０６はそれぞれ演算装置３ａ＋３ｂの状
態を共通制御装置２に伝えるための状態表示線、１０７
は共通制御装置２と演算装置３ａ＋３ｂとを結ぶデータ
バスである。
次に動作について説明する。
まず、中央処理装置１は演算装置３ ａ ＃ ３ ｂで
処理すべきデータと、このデータの送出を指示した指令
とを、データバス１０１と制御線１０２を介して共通制
御装置２に転送する。共通制御装置２は中央処理装置１
から指令が送られて来るたびに、状態表示線１０５．１
０６から送られてくる各演算装置３ａ＋３ｂの状態報告
を参照して、演算動作中でなく、かつ演算結果の出力要
求を出していない演算装置を選択線１０３．１０４を介
して、演算装置３ａｅａｂ中から１台選択する。いま、
演算装置１３ａが選択されたとすれば、共通制御装置２
はデータバス１０７を介して演算装置３ａにデータを転
送し、演算の実行を指示する。それにより、演算装置３
ａは状態表示線１０５を介して、共通制御装置２に演算
動作中のステータスを報告後、演算を開始する。演算終
了後、演算装置３ａは状態表示線１０５を介して共通制
御装置２に対して前に送った演算動作中のステータスを
解除し、次の指令の受付けを可能にする。
処理すべきデータと、このデータの送出を指示した指令
とを、データバス１０１と制御線１０２を介して共通制
御装置２に転送する。共通制御装置２は中央処理装置１
から指令が送られて来るたびに、状態表示線１０５．１
０６から送られてくる各演算装置３ａ＋３ｂの状態報告
を参照して、演算動作中でなく、かつ演算結果の出力要
求を出していない演算装置を選択線１０３．１０４を介
して、演算装置３ａｅａｂ中から１台選択する。いま、
演算装置１３ａが選択されたとすれば、共通制御装置２
はデータバス１０７を介して演算装置３ａにデータを転
送し、演算の実行を指示する。それにより、演算装置３
ａは状態表示線１０５を介して、共通制御装置２に演算
動作中のステータスを報告後、演算を開始する。演算終
了後、演算装置３ａは状態表示線１０５を介して共通制
御装置２に対して前に送った演算動作中のステータスを
解除し、次の指令の受付けを可能にする。
中央処理装置１は全ての演算データの転送を終了した場
合か、あるいは演算装置３ａ及び３ｂから演算結果の出
力要求が出された場合に、演算結果を読み出す演算装置
番号を指定した指令を、共通制御装置２にデータバス１
０１と制御線１０２を介して転送する。共通制御装置２
は指定された演算装置３ａ、３ｂの一つを選択して、該
演算装置にデータバス１０７を介して読出しを指示する
。なお、この時、該演算装置が演算動作中であると、共
通制御装置２は状態表示線を介して報告を受けた場合に
は、演算動作中が解除するまで選択動作を待ち合わせる
。
合か、あるいは演算装置３ａ及び３ｂから演算結果の出
力要求が出された場合に、演算結果を読み出す演算装置
番号を指定した指令を、共通制御装置２にデータバス１
０１と制御線１０２を介して転送する。共通制御装置２
は指定された演算装置３ａ、３ｂの一つを選択して、該
演算装置にデータバス１０７を介して読出しを指示する
。なお、この時、該演算装置が演算動作中であると、共
通制御装置２は状態表示線を介して報告を受けた場合に
は、演算動作中が解除するまで選択動作を待ち合わせる
。
従来の並列演算処理装置は以上の様に構成されているの
で、共通制御装置２において、全ての演算装置３ａｓ３
ｂの状態を監視・制御する必要があシ、演算装置３ａｅ
３ｂの数が多くなれば、制御の機構が複雑になるととも
に、中央処理装置１と演算装置３ａ、３ｂとの間に共通
制御装置２が介在されるため、オーバヘッドが生じるほ
か、さらに演算装置３ａ＊３ｂから演算結果を出力する
際には、中央処理装置１で演算装置３ａ＊３ｂの番号を
指定する必要があるため、全体の性能が十分に高速化で
きないという問題点があった。
で、共通制御装置２において、全ての演算装置３ａｓ３
ｂの状態を監視・制御する必要があシ、演算装置３ａｅ
３ｂの数が多くなれば、制御の機構が複雑になるととも
に、中央処理装置１と演算装置３ａ、３ｂとの間に共通
制御装置２が介在されるため、オーバヘッドが生じるほ
か、さらに演算装置３ａ＊３ｂから演算結果を出力する
際には、中央処理装置１で演算装置３ａ＊３ｂの番号を
指定する必要があるため、全体の性能が十分に高速化で
きないという問題点があった。
この発明は上記の様な問題点を解消するためになされた
もので、並列接続された各演算装置が互いの状態を監視
し、中央処理装置から出された演算要求に対して、演算
装置間で応答を返す演算装置を決定するとともに、演算
結果を中央処理装置に返送する際も、中央処理装置で多
くの手続きを必要とすることなく、データの供給を受け
た演算装置の順にデータを出力する並列演算処理装置を
得ることを目的とする。
もので、並列接続された各演算装置が互いの状態を監視
し、中央処理装置から出された演算要求に対して、演算
装置間で応答を返す演算装置を決定するとともに、演算
結果を中央処理装置に返送する際も、中央処理装置で多
くの手続きを必要とすることなく、データの供給を受け
た演算装置の順にデータを出力する並列演算処理装置を
得ることを目的とする。
この発明にかかる並列演算処理装置は、中央処理装置か
らの演算要求に対し、応答判定用の入出力制御回路が、
その要求を受け付けて演算装置が応答するか否かを、こ
れらの各演算装置自身の状態、遊休状態にある他の演算
装置とのあらかじめ設定した装置番号の比較およびデー
タバスの使用状況にもとづいて判定し、この応答判定し
た演算装置の上記装置番号を、上記中央処理装置に設け
たファーストイン／ファーストアウトメモリに格納する
ように構成したものである。
らの演算要求に対し、応答判定用の入出力制御回路が、
その要求を受け付けて演算装置が応答するか否かを、こ
れらの各演算装置自身の状態、遊休状態にある他の演算
装置とのあらかじめ設定した装置番号の比較およびデー
タバスの使用状況にもとづいて判定し、この応答判定し
た演算装置の上記装置番号を、上記中央処理装置に設け
たファーストイン／ファーストアウトメモリに格納する
ように構成したものである。
この発明における応答判定用の入出力回路は、演算装置
が遊休状態にあり、その演算装置よシ例えば小さい装置
番号を持つ他の演算装置が遊休状態にないこと、中央処
理装置から演算結果出力許可信号が出力されていないこ
と、他の演算装置が応答信号を出力していないことを条
件として、指定の演算装置から応答信号を出力するとと
もに、ファーストイン／ファーストアウトメモリは上記
応答信号があったとき、この応答信号を発した演算装置
の装置番号を格納し、この格納した装置番号とデータ送
信時の演算装置の装置番号との比較結果を用いて、出力
要求信号を形成するように作用する。
が遊休状態にあり、その演算装置よシ例えば小さい装置
番号を持つ他の演算装置が遊休状態にないこと、中央処
理装置から演算結果出力許可信号が出力されていないこ
と、他の演算装置が応答信号を出力していないことを条
件として、指定の演算装置から応答信号を出力するとと
もに、ファーストイン／ファーストアウトメモリは上記
応答信号があったとき、この応答信号を発した演算装置
の装置番号を格納し、この格納した装置番号とデータ送
信時の演算装置の装置番号との比較結果を用いて、出力
要求信号を形成するように作用する。
以下、この発明の一実施例を図について説明する。第１
図において、１は制御用の中央処理装置、３ａ 、３ｂ
、３ｃ ｅ３ｄは同一機能を有する演算装置、４ａ＋
４ｂ ＋４ｃ ｏ４ｄは演算装置３ａ〜３ｄの入出力制
御装置、５は中央処理装置１内に設けたファーストイン
／ファーストアウトメモリ、１０１はデータバス、１０
２は制御線である。制御線１０２は各演算装置３ａ〜３
ｄで共通である。
図において、１は制御用の中央処理装置、３ａ 、３ｂ
、３ｃ ｅ３ｄは同一機能を有する演算装置、４ａ＋
４ｂ ＋４ｃ ｏ４ｄは演算装置３ａ〜３ｄの入出力制
御装置、５は中央処理装置１内に設けたファーストイン
／ファーストアウトメモリ、１０１はデータバス、１０
２は制御線である。制御線１０２は各演算装置３ａ〜３
ｄで共通である。
第２図に第１図の入出力制御装置４ａ〜４ｄの中の入力
制御部の具体的な実施例を示す。１０．１１は演算装置
の実装位置により固定的に定められる装置番号を示すラ
ベル信号、１２はデコーダ、１３は演算装置の遊休状態
を示す入力レディ信号で、デコーダ１２のイネーブル信
号となっている。１４゜１５．１６．１７はラベル信号
をデコードしたデコード信号、１８，１９，２０．２１
はそれぞれ各演算装置のラベル信号をデコードしたデコ
ード信号１４〜１７をワイヤードに０で接続した状態表
示線、２２，２３．２４は状態表示線１８〜２１の上位
３ビツトをフィードバックした信号、２５は制御用中央
処理装置から出される演算要求信号、２６は状態判定回
路で、演算要求信号に対する応答信号２７を出力する。
制御部の具体的な実施例を示す。１０．１１は演算装置
の実装位置により固定的に定められる装置番号を示すラ
ベル信号、１２はデコーダ、１３は演算装置の遊休状態
を示す入力レディ信号で、デコーダ１２のイネーブル信
号となっている。１４゜１５．１６．１７はラベル信号
をデコードしたデコード信号、１８，１９，２０．２１
はそれぞれ各演算装置のラベル信号をデコードしたデコ
ード信号１４〜１７をワイヤードに０で接続した状態表
示線、２２，２３．２４は状態表示線１８〜２１の上位
３ビツトをフィードバックした信号、２５は制御用中央
処理装置から出される演算要求信号、２６は状態判定回
路で、演算要求信号に対する応答信号２７を出力する。
２８は第１のタイミング信号、２９は第２のタイミング
信号、３０は応答信号２７を第２のタイミング信号２９
でサンプリングした信号、３１は制御用の中央処理装置
１から出される演算結果出力許可信号である。
信号、３０は応答信号２７を第２のタイミング信号２９
でサンプリングした信号、３１は制御用の中央処理装置
１から出される演算結果出力許可信号である。
第３図は第１図の入出力制御装置３ａ〜３ｄの中の出力
制御部の回路図であ！＋、４１．４２は制御用中央処理
装置１の中のファーストイン／ファーストアウトメモリ
５の出力信号、４３は第２図のラベル信号１０．１１と
ファーストイン／ファーストアウトメモリ５の出力信号
４１．４２を比較する比較器、４４は演算装置が演算結
果出力可能状態である事を示す出力レディ信号、４５は
制御用中央処理装置ＩＫ対する演算結果の出力要求信号
、４６はデータバス出力バッファ制御信号である。
制御部の回路図であ！＋、４１．４２は制御用中央処理
装置１の中のファーストイン／ファーストアウトメモリ
５の出力信号、４３は第２図のラベル信号１０．１１と
ファーストイン／ファーストアウトメモリ５の出力信号
４１．４２を比較する比較器、４４は演算装置が演算結
果出力可能状態である事を示す出力レディ信号、４５は
制御用中央処理装置ＩＫ対する演算結果の出力要求信号
、４６はデータバス出力バッファ制御信号である。
次に動作について説明する。
いま、演算装置３ａ〜３ｄは４台でちるから、演算装置
３ａ〜３ｄのラベル信号（装置番号の信号）１０．１１
を＠０１．１１１．１＋２１ 、ｗ３ｍの値に割シふる
。この値は固定である。ここで、装置番号が例えば１２
１の位置に実装された演算装置が遊休状態にあるときは
、入力レディ信号１３は有意で、ラベル信号１０．１１
をデコード信号１４〜１７の内のデコード信号１６だけ
が有意となう、以下は無意である。また、該演算装置が
演算中の場合には、入力レディ信号１３が無意となυ、
デコーダ１２はディセーブルとなって、デコ−ド信号１
４〜１７は全て無意となる。従って、デコード信号１４
〜１７はそれぞれ各演算装置３ａ〜３ｄが遊休状態か否
かを示している。制御用中央処理装置１から演算要求信
号２５が入って来た時に、ラベルがこの位置に実装され
た演算装置から応答信号２７が第１のタイミング信号２
８に同期して出力される条件は、以下の通シと々る。
３ａ〜３ｄのラベル信号（装置番号の信号）１０．１１
を＠０１．１１１．１＋２１ 、ｗ３ｍの値に割シふる
。この値は固定である。ここで、装置番号が例えば１２
１の位置に実装された演算装置が遊休状態にあるときは
、入力レディ信号１３は有意で、ラベル信号１０．１１
をデコード信号１４〜１７の内のデコード信号１６だけ
が有意となう、以下は無意である。また、該演算装置が
演算中の場合には、入力レディ信号１３が無意となυ、
デコーダ１２はディセーブルとなって、デコ−ド信号１
４〜１７は全て無意となる。従って、デコード信号１４
〜１７はそれぞれ各演算装置３ａ〜３ｄが遊休状態か否
かを示している。制御用中央処理装置１から演算要求信
号２５が入って来た時に、ラベルがこの位置に実装され
た演算装置から応答信号２７が第１のタイミング信号２
８に同期して出力される条件は、以下の通シと々る。
すなわち、■該演算装置が遊休状態にあること、■該演
算装置よシも小さいラベル （装置番号）を持つ演算装置が遊 体状態にないこと、 ■制御用中央処理装置１から演算結 果出力許可信号３１が出されてい ないこと、 ■他の演算装置が応答信号２７を出 していないこと、 である。
算装置よシも小さいラベル （装置番号）を持つ演算装置が遊 体状態にないこと、 ■制御用中央処理装置１から演算結 果出力許可信号３１が出されてい ないこと、 ■他の演算装置が応答信号２７を出 していないこと、 である。
すなわち、
■出力レディの状態にあること、
■制御用中央処理装置１内ファーストイン／ファースト
アウトメモリ５の出力信号４１・４２と自ラベル１０．
１１が一致すること、■制御用中央処理装置１から出力
許可信号３１が出されていること、 である。
アウトメモリ５の出力信号４１・４２と自ラベル１０．
１１が一致すること、■制御用中央処理装置１から出力
許可信号３１が出されていること、 である。
以上のように、この発明によれば応答判定用の入出力回
路は、演算装置が遊休状態にあり、かつその演算装置よ
シ例えば小さい装置番号を持つ他の演算装置が遊休状態
にないこと、中央処理装置から演算結果出力許可信号が
出力されていないこと、他の演算装置が応答信号を出力
していないことを条件として、指定の演算装置から応答
信号を出力するとともに、ファーストイン／ファースト
アウトメモリは上記応答信号があったとき、この応答信
号を発した演算装置の装置番号を格納し、この格納した
装置番号とデータ送信時の演算装置の装置番号との比較
結果を用いて、出力要求信号を形成するように構成した
ので、演算装置間で応答できる１つの演算装置を決定で
き、また、中央処理装置で多くの手続きを必要とせずに
、演算結果の出力順序が決定できるため、効率的に演算
装置を使用することが可能となシ、中央処理装置の負荷
も軽減し、結果として処理の高速化が図れるものが得ら
れる効果がある。
路は、演算装置が遊休状態にあり、かつその演算装置よ
シ例えば小さい装置番号を持つ他の演算装置が遊休状態
にないこと、中央処理装置から演算結果出力許可信号が
出力されていないこと、他の演算装置が応答信号を出力
していないことを条件として、指定の演算装置から応答
信号を出力するとともに、ファーストイン／ファースト
アウトメモリは上記応答信号があったとき、この応答信
号を発した演算装置の装置番号を格納し、この格納した
装置番号とデータ送信時の演算装置の装置番号との比較
結果を用いて、出力要求信号を形成するように構成した
ので、演算装置間で応答できる１つの演算装置を決定で
き、また、中央処理装置で多くの手続きを必要とせずに
、演算結果の出力順序が決定できるため、効率的に演算
装置を使用することが可能となシ、中央処理装置の負荷
も軽減し、結果として処理の高速化が図れるものが得ら
れる効果がある。
第１図はこの発明の一実施例による並列演算処理装置の
ブロック接続図、第２図は入出力制御装置の入力制御部
のブロック接続図、第３図は同じく出力制御部のブロッ
ク接続図、第４図は従来の並列演算処理装置のブロック
接続図である。 図において、ｌは中央処理装置、２は共通制御装置、３
ａ〜３ｄは演算装置、４は演算装置内の入出力制御装置
、５はファーストイン／ファーストアウトメモリ、２６
は状態判定回路。 なお、図中、同一符号は同一、又は相当部分を示す。
ブロック接続図、第２図は入出力制御装置の入力制御部
のブロック接続図、第３図は同じく出力制御部のブロッ
ク接続図、第４図は従来の並列演算処理装置のブロック
接続図である。 図において、ｌは中央処理装置、２は共通制御装置、３
ａ〜３ｄは演算装置、４は演算装置内の入出力制御装置
、５はファーストイン／ファーストアウトメモリ、２６
は状態判定回路。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 制御用の中央処理装置から同一機能を持つた複数の演算
装置の１つに演算実行指令を与えて演算すべきデータを
転送処理する並列演算処理装置において、上記中央処理
装置からの演算要求に対し、この演算要求を受け付けて
応答を返すか否かを、上記各演算装置がそれ自身の状態
、遊休状態にある他の演算装置とのあらかじめ設定され
ている装置番号の比較およびデータバスの使用状況にも
とづき判定する応答判定用の入出力制御回路と、この応
答判定した上記演算装置の装置番号を格納する、上記中
央処理装置に設けられたファーストイン／ファーストア
ウトメモリとを有することを特徴とする並列演算処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26504285A JPS62126456A (ja) | 1985-11-27 | 1985-11-27 | 並列演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26504285A JPS62126456A (ja) | 1985-11-27 | 1985-11-27 | 並列演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62126456A true JPS62126456A (ja) | 1987-06-08 |
| JPH051505B2 JPH051505B2 (ja) | 1993-01-08 |
Family
ID=17411773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26504285A Granted JPS62126456A (ja) | 1985-11-27 | 1985-11-27 | 並列演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62126456A (ja) |
-
1985
- 1985-11-27 JP JP26504285A patent/JPS62126456A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH051505B2 (ja) | 1993-01-08 |
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