JPS5882571A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5882571A JPS5882571A JP56180894A JP18089481A JPS5882571A JP S5882571 A JPS5882571 A JP S5882571A JP 56180894 A JP56180894 A JP 56180894A JP 18089481 A JP18089481 A JP 18089481A JP S5882571 A JPS5882571 A JP S5882571A
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- JP
- Japan
- Prior art keywords
- electrode
- regions
- gate electrode
- film
- floating
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高耐圧のＭＯ８形電界効果トランジスタ（以
下ＭＯ８ＦＩＣＴと略す）の構造に関する。
下ＭＯ８ＦＩＣＴと略す）の構造に関する。
ＭＯＳＦＥＴのドレイン耐圧は、通常、ドレイン部分の
ゲート直下での電界集中による破壊、チャンネル領域の
パンチスルー現象またはゲート酸化膜と称されるゲート
電極下の絶縁膜の電圧破壊のいずれかで決まる。特に前
二者の効果は、後者に比べて、ＭＯＳＦＥＴの耐圧限界
を決めるのに重要な因子である。
ゲート直下での電界集中による破壊、チャンネル領域の
パンチスルー現象またはゲート酸化膜と称されるゲート
電極下の絶縁膜の電圧破壊のいずれかで決まる。特に前
二者の効果は、後者に比べて、ＭＯＳＦＥＴの耐圧限界
を決めるのに重要な因子である。
２１、−４
この両回子による耐圧低下を防ぐために、第１図に示す
ようなスタックドゲート構造が、従来用いられる。
ようなスタックドゲート構造が、従来用いられる。
いま第１図で、１は半導体基板、２はソース拡散層、３
はドレイン拡散層、４はゲート酸化膜、５はゲート電極
、６はスタックドゲート電極である０ ） 第２図は、スタックドゲート電極６への印加型
ｊ圧とドレイン耐圧との関係を示したもので、
ある電圧値で、耐圧はピークとなる。
はドレイン拡散層、４はゲート酸化膜、５はゲート電極
、６はスタックドゲート電極である０ ） 第２図は、スタックドゲート電極６への印加型
ｊ圧とドレイン耐圧との関係を示したもので、
ある電圧値で、耐圧はピークとなる。
しかし、従来のスタックドゲート構造のＭＯＳＦＥＴは
、通常のソース、ドレイン、ゲートの三端子に加えて、
スタックドゲート電極６に電圧を印加せねばならないた
め、使用時にもうひとつの電源を必要とする欠点がある
。
、通常のソース、ドレイン、ゲートの三端子に加えて、
スタックドゲート電極６に電圧を印加せねばならないた
め、使用時にもうひとつの電源を必要とする欠点がある
。
本発明は、この欠点を改良したもので、かかるスタック
ドゲート構造ではあるが、外部引出し電極は三端子で機
能する装置を提供するものである。
ドゲート構造ではあるが、外部引出し電極は三端子で機
能する装置を提供するものである。
以下１本発明の内容を図面に従って説明する。
第３図は本発明の一実施例を示す模式的断面図である。
シリコン等の半導体基板１１にソース拡散層１２．ドレ
イン拡散層１３を形成する。また。
イン拡散層１３を形成する。また。
アルミニウムまたはシリコン等によるゲート電極１６及
び該ゲート電極に、一部分重ね合わせてスタックドゲー
ト電極１６を、それぞれゲート酸化膜１４上に形成する
。
び該ゲート電極に、一部分重ね合わせてスタックドゲー
ト電極１６を、それぞれゲート酸化膜１４上に形成する
。
この実施例装置の上面図を第４図にそれぞれ番号は第３
図と対応させて示す。製造例を簡単に説明すると、まず
シリコンの基板１１の表面を酸化して、ゲート酸化膜１
４を形成し、ついで、ゲート電極１６を形成後、ソース
、ドレイン拡散層１２．１３を形成し、その後スタック
ドゲート１６を形成する。
図と対応させて示す。製造例を簡単に説明すると、まず
シリコンの基板１１の表面を酸化して、ゲート酸化膜１
４を形成し、ついで、ゲート電極１６を形成後、ソース
、ドレイン拡散層１２．１３を形成し、その後スタック
ドゲート１６を形成する。
これにより、ドレイン拡散層１３とスタックドゲート１
６との絶縁的な重なり部分を大きく形成できる。この実
施例装置において、容量比Ｃ１／Ｃ２の比は、第４図の
Ｌ１／Ｌ２ 比でほぼ決定される。
６との絶縁的な重なり部分を大きく形成できる。この実
施例装置において、容量比Ｃ１／Ｃ２の比は、第４図の
Ｌ１／Ｌ２ 比でほぼ決定される。
いま第３図で、スタックドゲート電極１６と基板１１と
の主として重なりによって形成される容量を０１．
ドレイン拡散層１３との間に形成される４、、 −。
の主として重なりによって形成される容量を０１．
ドレイン拡散層１３との間に形成される４、、 −。
同様の容量を０２ とすれば、ドレイン電圧ＶＤを印
加した場合のフローティング状態でのスタックドゲート
電極１６には、容量結合により次式で表わされる電位Ｖ
ＳＧが表われる。
加した場合のフローティング状態でのスタックドゲート
電極１６には、容量結合により次式で表わされる電位Ｖ
ＳＧが表われる。
本発明は、上記（１）式におけるＣ１． Ｃ２を適当な
値に選ぶことにより、第２図に示したようなドレイン耐
圧が高い最適な値になるように設定することで、上記ス
タックドゲート電極１６に外部から電圧を印加すること
なしに、高耐圧化を実現することを可能にしたものであ
る。即ち、上式より０１ を０２に比較してできるだ
け小（Ｃ１（Ｃ２）とすることにより、スタックドゲー
ト電極１６により大きい電圧が誘起されることになる。
値に選ぶことにより、第２図に示したようなドレイン耐
圧が高い最適な値になるように設定することで、上記ス
タックドゲート電極１６に外部から電圧を印加すること
なしに、高耐圧化を実現することを可能にしたものであ
る。即ち、上式より０１ を０２に比較してできるだ
け小（Ｃ１（Ｃ２）とすることにより、スタックドゲー
ト電極１６により大きい電圧が誘起されることになる。
そのためにはドレインとの重なり容量をできるだけ大き
くとることにより、スタックドゲート電極１６とドレイ
ン拡散層１３との間の容量を犬にすることが望ましい。
くとることにより、スタックドゲート電極１６とドレイ
ン拡散層１３との間の容量を犬にすることが望ましい。
そして、この場合、上記（１）式は近似的に、６−１、
ＶＳＧχＶ１） となり、上記ドレイン拡散層１３に
ｖＤ なる電圧を印加することで、 Ｖ８ＧにはｖＤと
ほぼ等しい電圧が誘起されることになる。したがって、
これにより、従来のスタックドゲート構造のＦＩＴにく
らべて、前記スタックドゲート電極の外部引出し端子が
１個省略できる。
ｖＤ なる電圧を印加することで、 Ｖ８ＧにはｖＤと
ほぼ等しい電圧が誘起されることになる。したがって、
これにより、従来のスタックドゲート構造のＦＩＴにく
らべて、前記スタックドゲート電極の外部引出し端子が
１個省略できる。
本発明によると、スタックドゲート電極はその取り出し
端子が不要であり、３端子の高耐圧Ｍ０８ＦＥＴが実現
でき、上記スタックドゲート電極の電圧は、スタックド
ゲートとドレイン領域との重なり容量Ｃ２と基板間容量
Ｃ１の比で決定するため、デバイス構造の寸法比によシ
最適値を設定できる。
端子が不要であり、３端子の高耐圧Ｍ０８ＦＥＴが実現
でき、上記スタックドゲート電極の電圧は、スタックド
ゲートとドレイン領域との重なり容量Ｃ２と基板間容量
Ｃ１の比で決定するため、デバイス構造の寸法比によシ
最適値を設定できる。
以上のように、本発明は一導電型半導体基板の上面側に
、少くとも２つの反対導電型電極領域、上記電極領域間
の基板上方に絶縁膜を介して制御用電極および上記制御
用電極に一端が重なシ、かつ他端が上記電極領域の一方
の一部をおおうように形成された浮遊型電極を有するこ
とを特徴とする半導体装置である。本発明装置では、上
記浮遊６．２− 型電極の構造のみによってＭＯ８ＦＫＴの耐圧向上を実
現したものである。
、少くとも２つの反対導電型電極領域、上記電極領域間
の基板上方に絶縁膜を介して制御用電極および上記制御
用電極に一端が重なシ、かつ他端が上記電極領域の一方
の一部をおおうように形成された浮遊型電極を有するこ
とを特徴とする半導体装置である。本発明装置では、上
記浮遊６．２− 型電極の構造のみによってＭＯ８ＦＫＴの耐圧向上を実
現したものである。
なお、本発明の上記実施例は、シリコン等の半導体材料
を例として説明したが、基板材料としてはＲ型及びＰ型
シリコンいずれでもよく、マた基板としては本材料のみ
に限られるものではなく、砒化ガリウム等のＩ−■化合
物半導体でも同様に実現可能である。
を例として説明したが、基板材料としてはＲ型及びＰ型
シリコンいずれでもよく、マた基板としては本材料のみ
に限られるものではなく、砒化ガリウム等のＩ−■化合
物半導体でも同様に実現可能である。
第１図は高耐圧ＭＯ８ＦＥＴの従来の断面図、第２図は
第１図のＭＯ８ＦＲＴ構造でスタックドゲート電圧に対
するドレイン耐圧の関係図、第３図は本発明の一実施例
を表わす高耐圧ＭＯ８ＦＫＴの模式的断面図、第４図は
第３図の構造の実施例の要部上面図である。 １１・・・・・・半導体基板、１２・・・・・・ソース
拡散層、１３・・・・・・ドレイン拡散層、１６・・・
・・・ゲート電極、１４・・・・・・ゲート酸化膜、１
６・・・・・・ゲート電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 ４ 第４図 ６
第１図のＭＯ８ＦＲＴ構造でスタックドゲート電圧に対
するドレイン耐圧の関係図、第３図は本発明の一実施例
を表わす高耐圧ＭＯ８ＦＫＴの模式的断面図、第４図は
第３図の構造の実施例の要部上面図である。 １１・・・・・・半導体基板、１２・・・・・・ソース
拡散層、１３・・・・・・ドレイン拡散層、１６・・・
・・・ゲート電極、１４・・・・・・ゲート酸化膜、１
６・・・・・・ゲート電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 ４ 第４図 ６
Claims (1)
- 一導電型半導体基板の上面側に少くとも２つの反対導電
型電極領域、上記電極領域間の基板上方に絶縁膜を介し
て制御用電極および上記制御用電極に一端が重なり、か
つ他端が上記電極領域の一方の一部をおおうように形成
された浮遊型電極を有することを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180894A JPS5882571A (ja) | 1981-11-10 | 1981-11-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180894A JPS5882571A (ja) | 1981-11-10 | 1981-11-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5882571A true JPS5882571A (ja) | 1983-05-18 |
| JPH058588B2 JPH058588B2 (ja) | 1993-02-02 |
Family
ID=16091181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56180894A Granted JPS5882571A (ja) | 1981-11-10 | 1981-11-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5882571A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710750U (ja) * | 1980-06-18 | 1982-01-20 |
-
1981
- 1981-11-10 JP JP56180894A patent/JPS5882571A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710750U (ja) * | 1980-06-18 | 1982-01-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH058588B2 (ja) | 1993-02-02 |
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