JPS62108572A - 電力用ｍｉｓ型電界効果トランジスタ - Google Patents
電力用ｍｉｓ型電界効果トランジスタInfo
- Publication number
- JPS62108572A JPS62108572A JP60248199A JP24819985A JPS62108572A JP S62108572 A JPS62108572 A JP S62108572A JP 60248199 A JP60248199 A JP 60248199A JP 24819985 A JP24819985 A JP 24819985A JP S62108572 A JPS62108572 A JP S62108572A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- insulating film
- substrate
- capacitance
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、メツシュゲート構造を有し、ドレイン電極が
半導体基板のソース電極と反対側の表面に設けられる電
力用ＭＩＳ型電界効果トランジスタ （以下ＭＯＳ Ｆ
ＥＴと記す）に関する。
半導体基板のソース電極と反対側の表面に設けられる電
力用ＭＩＳ型電界効果トランジスタ （以下ＭＯＳ Ｆ
ＥＴと記す）に関する。
電力用ＭＯ３ＦＥＴが上記のような構造を有することは
、例えばオーム社発行「半導体ハンドブック」 （昭和
５２年）４２９，４３０ページに記載されている。第２
図はそのようなＭＯＳ Ｆ ＥＴのｎチャネル型のもの
の一部分を示し、ｎ形シリコン基板１にｐ形チャネル形
成領域２が形成され、その中に環状のｎ形ソース３が設
けられる。基板表面には、ｐ ｆｉｌ域２およびその間
の基板１の本来の領域の露出部の上に絶縁膜４を介して
多結晶シリコンからなるゲート５が設けられている。ゲ
ート５の上の絶縁膜４およびｎ１層３およびｐ領域２の
露出面を被覆してアルミニウムなどにより形成される金
ｒ％７１６がソース電極、基板ｌの下面にｎ″層７介し
て形成される金属Ｎ８がドレイン電極として用いられる
。ゲート５は基板上にメツシュ状に形成され、チャネル
形成領域２は格子状に配置されている。しかしこのよう
な電力用ＭＯＳ Ｆ ＥＴの欠点として入力容量の大き
いことが挙げられる。 これは、絶縁膜４をはさむゲート會と基ｖｉ１およびチ
ャネル形成領域２によって形成されるコンデンサの容量
と、絶縁膜４をはさむゲート５とソース電極金属Ｎ６に
よって形成されるコンデンサの容量に基づく。この容量
を小さくするには絶縁膜４を厚くすればよいが、絶縁膜
を厚くすると段差部において金属層６に亀裂が発生しや
すく、ＭＯＳＦＥＴの借問性を低くする。
、例えばオーム社発行「半導体ハンドブック」 （昭和
５２年）４２９，４３０ページに記載されている。第２
図はそのようなＭＯＳ Ｆ ＥＴのｎチャネル型のもの
の一部分を示し、ｎ形シリコン基板１にｐ形チャネル形
成領域２が形成され、その中に環状のｎ形ソース３が設
けられる。基板表面には、ｐ ｆｉｌ域２およびその間
の基板１の本来の領域の露出部の上に絶縁膜４を介して
多結晶シリコンからなるゲート５が設けられている。ゲ
ート５の上の絶縁膜４およびｎ１層３およびｐ領域２の
露出面を被覆してアルミニウムなどにより形成される金
ｒ％７１６がソース電極、基板ｌの下面にｎ″層７介し
て形成される金属Ｎ８がドレイン電極として用いられる
。ゲート５は基板上にメツシュ状に形成され、チャネル
形成領域２は格子状に配置されている。しかしこのよう
な電力用ＭＯＳ Ｆ ＥＴの欠点として入力容量の大き
いことが挙げられる。 これは、絶縁膜４をはさむゲート會と基ｖｉ１およびチ
ャネル形成領域２によって形成されるコンデンサの容量
と、絶縁膜４をはさむゲート５とソース電極金属Ｎ６に
よって形成されるコンデンサの容量に基づく。この容量
を小さくするには絶縁膜４を厚くすればよいが、絶縁膜
を厚くすると段差部において金属層６に亀裂が発生しや
すく、ＭＯＳＦＥＴの借問性を低くする。
本発明は、上述の欠点を除去して入力容量を低減した電
力用ＭＯＳ Ｆ ＥＴを提供することを目的とする。
力用ＭＯＳ Ｆ ＥＴを提供することを目的とする。
本発明は、絶縁膜をはさむゲートとソース電極金属層に
よって形成されるコンデンサの容量が面積に比例するこ
とから、絶縁膜を覆う金属層の面積を減らすことにより
容量を低減させるもので、この金属層がゲートの上部に
おいて開口部を有することにより上記の目的を達成する
。
よって形成されるコンデンサの容量が面積に比例するこ
とから、絶縁膜を覆う金属層の面積を減らすことにより
容量を低減させるもので、この金属層がゲートの上部に
おいて開口部を有することにより上記の目的を達成する
。
第１図は本発明の一実施例を示し、第２図と共通の部分
には同一の符号が付されている０図から明らかなように
ソース電極としての金属Ｎ６はゲート５の上が除去され
ている。第３図はこの除去部９を平面図で示したもので
ある。このような除去部９を設けることにより、コンデ
ンサを形成する面積が小さくなり、容量の低減が図れる
。第４図は別の実施例を示し、絶縁膜を厚くすることに
よる容量の低減をも併せ行うものである。すなわち、ゲ
ート５が屈曲した断面を有し、金属層６とゲート５の間
にはさまれた部分の絶縁膜４１とゲート５と基板１の間
にはさまれた部分の絶縁膜４２がそれぞれ厚くされてい
て、容量低減の効果をもたらしている。この場合は絶縁
膜４が厚（なった分だけ基板表面との間の段差が大きく
なるが、金属層６は絶縁膜４の肩部を覆っているだけな
ので亀裂の生ずるおそれがない。 【発明の効果］ 本発明によれば、電力用ＭＯＳ Ｆ ＥＴの表面を覆う
ソース電極金属層にゲート上部において開口部を設ける
ことにより、ソース電極金属層が絶縁膜を介してゲート
と対向することによるコンデンサ構成の電蒲量が少なく
てすむことになり、入力容量が低減されてＭＯＳＦＥＴ
のスイッチング速度が向上し、またＦＥＴのドライブ回
路の負担軽減を図ることができる。
には同一の符号が付されている０図から明らかなように
ソース電極としての金属Ｎ６はゲート５の上が除去され
ている。第３図はこの除去部９を平面図で示したもので
ある。このような除去部９を設けることにより、コンデ
ンサを形成する面積が小さくなり、容量の低減が図れる
。第４図は別の実施例を示し、絶縁膜を厚くすることに
よる容量の低減をも併せ行うものである。すなわち、ゲ
ート５が屈曲した断面を有し、金属層６とゲート５の間
にはさまれた部分の絶縁膜４１とゲート５と基板１の間
にはさまれた部分の絶縁膜４２がそれぞれ厚くされてい
て、容量低減の効果をもたらしている。この場合は絶縁
膜４が厚（なった分だけ基板表面との間の段差が大きく
なるが、金属層６は絶縁膜４の肩部を覆っているだけな
ので亀裂の生ずるおそれがない。 【発明の効果］ 本発明によれば、電力用ＭＯＳ Ｆ ＥＴの表面を覆う
ソース電極金属層にゲート上部において開口部を設ける
ことにより、ソース電極金属層が絶縁膜を介してゲート
と対向することによるコンデンサ構成の電蒲量が少なく
てすむことになり、入力容量が低減されてＭＯＳＦＥＴ
のスイッチング速度が向上し、またＦＥＴのドライブ回
路の負担軽減を図ることができる。
第１図は本発明の一実施例の部分断面図、第２図は従来
の電力用ＭＯ３ＦＥＴの部分断面図、第３図は本発明の
実施例の平面図、第４図は本発明の別の実施例の部分断
面図である。 ｌ：シリコン基板、２：チャネル形成領域、３：ソース
、４：絶縁膜、５：ゲート、６：ソース電極金属層、８
ニドレイン電極金属層、９：金属第１図 第２図
の電力用ＭＯ３ＦＥＴの部分断面図、第３図は本発明の
実施例の平面図、第４図は本発明の別の実施例の部分断
面図である。 ｌ：シリコン基板、２：チャネル形成領域、３：ソース
、４：絶縁膜、５：ゲート、６：ソース電極金属層、８
ニドレイン電極金属層、９：金属第１図 第２図
Claims (1)
- １）一導電形の半導体基板に格子状に配置される他導電
形のチャネル形成領域中に一導電形のソースが設けられ
、ソースの外側のチャネル形成領域表面とチャネル形成
領域間の基板露出部上にゲートが絶縁膜中に埋設されて
網目状に形成され、絶縁膜上および絶縁膜で覆われない
基板表面上にソース電極金属層が被着され、基板の他の
表面上にドレイン電極金属層が被着されるものにおいて
、ゲート電極金属層がゲートの上部において開口部を有
することを特徴とする電力用ＭＩＳ電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60248199A JPS62108572A (ja) | 1985-11-06 | 1985-11-06 | 電力用ｍｉｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60248199A JPS62108572A (ja) | 1985-11-06 | 1985-11-06 | 電力用ｍｉｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62108572A true JPS62108572A (ja) | 1987-05-19 |
Family
ID=17174668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60248199A Pending JPS62108572A (ja) | 1985-11-06 | 1985-11-06 | 電力用ｍｉｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62108572A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0364931A (ja) * | 1989-08-03 | 1991-03-20 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| US5047812A (en) * | 1989-02-27 | 1991-09-10 | Motorola, Inc. | Insulated gate field effect device |
-
1985
- 1985-11-06 JP JP60248199A patent/JPS62108572A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047812A (en) * | 1989-02-27 | 1991-09-10 | Motorola, Inc. | Insulated gate field effect device |
| JPH0364931A (ja) * | 1989-08-03 | 1991-03-20 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
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