JPS60123930A - 高速演算方式 - Google Patents
高速演算方式Info
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- JPS60123930A JPS60123930A JP58231370A JP23137083A JPS60123930A JP S60123930 A JPS60123930 A JP S60123930A JP 58231370 A JP58231370 A JP 58231370A JP 23137083 A JP23137083 A JP 23137083A JP S60123930 A JPS60123930 A JP S60123930A
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- JP
- Japan
- Prior art keywords
- output
- input
- stages
- calculation
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/388—Skewing
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3896—Bit slicing
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Pure & Applied Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディジタルの演算器を複数個結合（接続）し
て多ビットの演算を行なう場合において、キャリーの伝
搬に時間を安する演算について高速に処理するだめの高
速演算方式に関するものである。
て多ビットの演算を行なう場合において、キャリーの伝
搬に時間を安する演算について高速に処理するだめの高
速演算方式に関するものである。
一般的な演算器のブロック図を第１図に示す。
この演算器１では、演算数および被演算数をデータ入力
端子Ａ、Ｂに与え、演算の腫類を選択するため、機能選
択端子Ｓｅｔに演算の種類を指定すると、出力端子Ｆに
演算結果が出力される。
端子Ａ、Ｂに与え、演算の腫類を選択するため、機能選
択端子Ｓｅｔに演算の種類を指定すると、出力端子Ｆに
演算結果が出力される。
このような演算器を用いて多数桁の演算を行なうには、
複数個を結合して使用する。そのため、通常の演算器で
は、下の桁からの桁上がりと上の桁への桁上が沙とを伝
えるのに、キャリー入力端子Ｃ＋ ｎとキャリー出力端
子Ｃｏ ｔｌ、とが備わっている。
複数個を結合して使用する。そのため、通常の演算器で
は、下の桁からの桁上がりと上の桁への桁上が沙とを伝
えるのに、キャリー入力端子Ｃ＋ ｎとキャリー出力端
子Ｃｏ ｔｌ、とが備わっている。
多ビットの演算を行なうために第２図のブロック図に示
すように複数個の演算器を多段に接続した場合、従来の
方式では演算速度が接続数に応じて落ちてし甘う。第３
図は第２図の動作タイミングを示している。第３図およ
び第２図から明らかなように、上位の桁の演算は下位の
桁の演算結果によるキャリー（接続信号）が伝搬するま
で待たされるので、演算速度が落ちてしまうのである。
すように複数個の演算器を多段に接続した場合、従来の
方式では演算速度が接続数に応じて落ちてし甘う。第３
図は第２図の動作タイミングを示している。第３図およ
び第２図から明らかなように、上位の桁の演算は下位の
桁の演算結果によるキャリー（接続信号）が伝搬するま
で待たされるので、演算速度が落ちてしまうのである。
図に示した例では、最下位の演算器に演算数が与えられ
た時点から、最下位のディジタル演算器がキャリーＣ１
を出力する時間ＴＤ −ｃ ｏ ｕ Ｔと、次の演算器
へキャリーＣ１が入力されて、キャリーＣ２が出力され
るまでの時間Ｔｃ＋ｎ−ｃｏｕ丁と、さらに次の演算器
ヘキャＩＪ −０２が入力されてキャリーＣ３が出力さ
れるまでの時間Ｔｃ Ｉｎ −ｃ ｏ １１ Ｔと、最
上位の演算器へキヤＩＪ−０３が入力されて演算結果Ｆ
４が出力されるまでの時間Ｔｃ ＋ ｎ −ｐ との合
計が演算に要する時間である。さらに多数個の演算器を
接続する程、その演算速度は落ちてしまう。
た時点から、最下位のディジタル演算器がキャリーＣ１
を出力する時間ＴＤ −ｃ ｏ ｕ Ｔと、次の演算器
へキャリーＣ１が入力されて、キャリーＣ２が出力され
るまでの時間Ｔｃ＋ｎ−ｃｏｕ丁と、さらに次の演算器
ヘキャＩＪ −０２が入力されてキャリーＣ３が出力さ
れるまでの時間Ｔｃ Ｉｎ −ｃ ｏ １１ Ｔと、最
上位の演算器へキヤＩＪ−０３が入力されて演算結果Ｆ
４が出力されるまでの時間Ｔｃ ＋ ｎ −ｐ との合
計が演算に要する時間である。さらに多数個の演算器を
接続する程、その演算速度は落ちてしまう。
〔発明の目的〕
本発明の目的は、上記した問題点を解決し、演算器を多
数個接続した場合でも演算速度が低下しない高速演算方
式を提供することにある。
数個接続した場合でも演算速度が低下しない高速演算方
式を提供することにある。
本発明に係る高速演算方式は、１または複数ビットのデ
ィジタル演算を行なう演算器を多段に接続したものにつ
いて、その各演算器を多段に接続するための信号経路内
に当該信号の一時保持手段を配し、各演算器間の接続信
号の伝達を所望値だけ遅延させ、また、上記各演算器の
入力側に上記多段接続の段数に応じた段数の入力遅延手
段を配するとともに同出力側にも上記多段接続の段数に
応じた段数の出力遅延手段を配し、演算の入力データが
上記各演算器に与えられるタイミングと当該各人力デー
タに対応した接続信号が上記各演算器に与えられるタイ
ミングとを一致させるとともに、上記各入力データに対
応した演算結果が当該各出力レジスタから出力されるタ
イミングを上記各演算器間で一致させるようにしたもの
である。
ィジタル演算を行なう演算器を多段に接続したものにつ
いて、その各演算器を多段に接続するための信号経路内
に当該信号の一時保持手段を配し、各演算器間の接続信
号の伝達を所望値だけ遅延させ、また、上記各演算器の
入力側に上記多段接続の段数に応じた段数の入力遅延手
段を配するとともに同出力側にも上記多段接続の段数に
応じた段数の出力遅延手段を配し、演算の入力データが
上記各演算器に与えられるタイミングと当該各人力デー
タに対応した接続信号が上記各演算器に与えられるタイ
ミングとを一致させるとともに、上記各入力データに対
応した演算結果が当該各出力レジスタから出力されるタ
イミングを上記各演算器間で一致させるようにしたもの
である。
なお、これを補足して詳細な原理を説明すると次のとお
りである。
りである。
本発明においては、第４図に示すように、まずはキヤＩ
Ｊ −（＊たはボロー）の伝搬経路中に信号の一時保持
手段としてのＤフリップフロップ２−１〜２−３を入れ
ることにより、多数の演算器を接続しても１周期の間に
キャリーは１つの演算器内部を伝搬するだけとし、演算
速度（演算周期）が落ちないようにする。このときの演
算周期Ｔは第５図の動作図に示すように、時間Ｔｏ、−
ｃｏｕ丁。
Ｊ −（＊たはボロー）の伝搬経路中に信号の一時保持
手段としてのＤフリップフロップ２−１〜２−３を入れ
ることにより、多数の演算器を接続しても１周期の間に
キャリーは１つの演算器内部を伝搬するだけとし、演算
速度（演算周期）が落ちないようにする。このときの演
算周期Ｔは第５図の動作図に示すように、時間Ｔｏ、−
ｃｏｕ丁。
ＴＣＩＩＩ−ＣＯＩＪＴ 、 ＴＯＩＩＩ−Ｆ のいず
れか最も遅い時間によって制限されるだけであり、演算
器の接続個数によっては制限を受けない。しかしながら
、キャリーの伝搬線路内にＤフリップフロップ２−１〜
２−３を入れただけでは正常な演算が行われない。
れか最も遅い時間によって制限されるだけであり、演算
器の接続個数によっては制限を受けない。しかしながら
、キャリーの伝搬線路内にＤフリップフロップ２−１〜
２−３を入れただけでは正常な演算が行われない。
第５図は、クロックＣＬ Ｋに従ってサイクル１〜サイ
クル４にわたって４種類の演算データを与えたときの動
作を示している。まず、サイクル１において、第４図に
示した演算器１−１．１−２゜１−３．１−４の各入力
端子Ａｌ、Ｂｌ、Ａ２゜Ｂ２、Ａ３．Ｂ３およびＡ４．
Ｂ４に対して演算データＡＢＩ−１，ＡＢ２−１．Ａｓ
３−１゜Ａｓ２−１が与えられる。次のサイクル２では
、それぞれ演算データＡＢＩ−２，ＡＢ２−２゜Ａｓ３
−２．Ａｓ２−２が与えられる。同様にサイクル３では
ＡＢＩ−３〜ＡＢ４−３、サイクル４ではＡＢＩ−４〜
ＡＢ４−４が演算データとして与えられる。これらの演
算データに対応したキャリーの伝搬の様子が第５図にＣ
Ｉ、Ｃ２，Ｃ３として示されている。これらＣ１，Ｃ２
，Ｃ３は第４図の演算器における各Ｄフリップフロップ
２−１．２−２．２−３の各出力Ｃ１，Ｃ２，’Ｃ３に
対応したものである。第５図から、各演算データに対応
したキャリーが０１に伝搬されるのは１サイクル遅れる
ことがわかる。たとえば、サイクル１の演算データＡＢ
１−１〜ＡＢ ４−１に対応したキヤ！Ｊ −０１−１
がＣ１に伝達されるのはサイクル２においてである。同
様にサイクル２の演算データＡＢＩ−２〜ＡＢ４−２に
対応したキャリーＣ１−２が０１に出力されるのはサイ
クル３である。さらに、Ｃ１−１に対応したキャリーが
０２に出力されるのはサイクル３であり、Ｃ２の出力は
対応する演算データの入力タイミングに２サイクル遅れ
ることとなる。
クル４にわたって４種類の演算データを与えたときの動
作を示している。まず、サイクル１において、第４図に
示した演算器１−１．１−２゜１−３．１−４の各入力
端子Ａｌ、Ｂｌ、Ａ２゜Ｂ２、Ａ３．Ｂ３およびＡ４．
Ｂ４に対して演算データＡＢＩ−１，ＡＢ２−１．Ａｓ
３−１゜Ａｓ２−１が与えられる。次のサイクル２では
、それぞれ演算データＡＢＩ−２，ＡＢ２−２゜Ａｓ３
−２．Ａｓ２−２が与えられる。同様にサイクル３では
ＡＢＩ−３〜ＡＢ４−３、サイクル４ではＡＢＩ−４〜
ＡＢ４−４が演算データとして与えられる。これらの演
算データに対応したキャリーの伝搬の様子が第５図にＣ
Ｉ、Ｃ２，Ｃ３として示されている。これらＣ１，Ｃ２
，Ｃ３は第４図の演算器における各Ｄフリップフロップ
２−１．２−２．２−３の各出力Ｃ１，Ｃ２，’Ｃ３に
対応したものである。第５図から、各演算データに対応
したキャリーが０１に伝搬されるのは１サイクル遅れる
ことがわかる。たとえば、サイクル１の演算データＡＢ
１−１〜ＡＢ ４−１に対応したキヤ！Ｊ −０１−１
がＣ１に伝達されるのはサイクル２においてである。同
様にサイクル２の演算データＡＢＩ−２〜ＡＢ４−２に
対応したキャリーＣ１−２が０１に出力されるのはサイ
クル３である。さらに、Ｃ１−１に対応したキャリーが
０２に出力されるのはサイクル３であり、Ｃ２の出力は
対応する演算データの入力タイミングに２サイクル遅れ
ることとなる。
このように、第４図に示しだものでは上位の桁の演算器
については演算データが与えられるサイクルと、対応す
るキャリーが伝搬してくるサイクルに大きな差が生じて
正常な演算が行なわれない。
については演算データが与えられるサイクルと、対応す
るキャリーが伝搬してくるサイクルに大きな差が生じて
正常な演算が行なわれない。
そこで、本発明に係る演算方式では、第６図に示すよう
に、各演算器１−１．１−２． １−３゜１−４に複数
段の入力レジスタ（入力遅延手段）３と出力レジスタ（
入力遅延手段）４とを設け、各演算器１−１〜１−４に
演算データが与えられるサイクルと、そのデータに対応
するキャリーが与えられるサイクルと、演算結果の出力
されるサイクルとのつじつ１を合わせるだめ、上位の桁
の演算器については入力レジスタの数を１段ずつ増やし
、出力レジスタの数を１段ずつ減らすようにしている。
に、各演算器１−１．１−２． １−３゜１−４に複数
段の入力レジスタ（入力遅延手段）３と出力レジスタ（
入力遅延手段）４とを設け、各演算器１−１〜１−４に
演算データが与えられるサイクルと、そのデータに対応
するキャリーが与えられるサイクルと、演算結果の出力
されるサイクルとのつじつ１を合わせるだめ、上位の桁
の演算器については入力レジスタの数を１段ずつ増やし
、出力レジスタの数を１段ずつ減らすようにしている。
これによシ、正常な演算が行われるようになる。
以下、本発明の実施例を第７図〜第１０図に基づいて説
明する。
明する。
第７図は、本発明に係る高速演算方式による基本演算器
の一実施例の部分ブロック図であり、演算器（ＡＬＵ）
１によって入力用のレジスタ（ＲＧＩ）３とアキュＮム
レータ（ＡＣＣ）７との演算を行ない、出力用のレジス
タ（ＲＧ２）４へ出力するものである。ここで実行され
る演算動作は、インストラクンヨンレジスタ（Ｉ Ｒ）
５に保持された演算命令によって決定される。デコー
ダー（ＤＥＣ）６は、演算命令を解読してＡＬＵ（１）
に演算の種類を指示し、Ａ ＣＣ（７）に対しては新し
い演算結果に値を更新するか否かを指示する制御信号Ｌ
Ｄを与える。これらの動作タイミングは１相のクロック
ＣＬ Ｋ Ｋよって決定される。
の一実施例の部分ブロック図であり、演算器（ＡＬＵ）
１によって入力用のレジスタ（ＲＧＩ）３とアキュＮム
レータ（ＡＣＣ）７との演算を行ない、出力用のレジス
タ（ＲＧ２）４へ出力するものである。ここで実行され
る演算動作は、インストラクンヨンレジスタ（Ｉ Ｒ）
５に保持された演算命令によって決定される。デコー
ダー（ＤＥＣ）６は、演算命令を解読してＡＬＵ（１）
に演算の種類を指示し、Ａ ＣＣ（７）に対しては新し
い演算結果に値を更新するか否かを指示する制御信号Ｌ
Ｄを与える。これらの動作タイミングは１相のクロック
ＣＬ Ｋ Ｋよって決定される。
第８図は、第７図に示した構成例で実行される一連の演
算例である。捷ず、ＬＤＡ（ロードアキュムレータ）命
令によってＡ ＣＣ（７）へ６４ｂｉｔのデータ（１６
進表示）４Ｅ７Ａ ６Ａ６Ｉう ３９３０３Ｃ１２のロ
ードを行なう。次に、Ａ １） Ｄ Ａ （アソドアキ
ュムレータ）命令によってＡ ＣＣ（７）の値とＥ６０
４ ＥＥ８Ｐ Ｅ１５６ ７Ｅ７３との符号なし加算を
行ない、演算結果をＡＣ，Ｃ（７）ＶＣロードする。続
いて、５ＵＢＡ（サブトラクトアキュムレータ）命令に
よってＡ ＣＣ（７）の値カラ３ＥＯＦ ７０７９ ３
Ｅ３９ １７３Ａの符号なし減算を行ない、演算結果を
再びＡ ＣＣ（７）にロードする。最後に、ＣＭＰＡ（
コ／プリメントアキュムレータ）命令によってＡ ＣＣ
（７）の値は変えずに、出力のみ反転する。
算例である。捷ず、ＬＤＡ（ロードアキュムレータ）命
令によってＡ ＣＣ（７）へ６４ｂｉｔのデータ（１６
進表示）４Ｅ７Ａ ６Ａ６Ｉう ３９３０３Ｃ１２のロ
ードを行なう。次に、Ａ １） Ｄ Ａ （アソドアキ
ュムレータ）命令によってＡ ＣＣ（７）の値とＥ６０
４ ＥＥ８Ｐ Ｅ１５６ ７Ｅ７３との符号なし加算を
行ない、演算結果をＡＣ，Ｃ（７）ＶＣロードする。続
いて、５ＵＢＡ（サブトラクトアキュムレータ）命令に
よってＡ ＣＣ（７）の値カラ３ＥＯＦ ７０７９ ３
Ｅ３９ １７３Ａの符号なし減算を行ない、演算結果を
再びＡ ＣＣ（７）にロードする。最後に、ＣＭＰＡ（
コ／プリメントアキュムレータ）命令によってＡ ＣＣ
（７）の値は変えずに、出力のみ反転する。
第９図は、本発明に係る高速演算方式による演算器の一
実施例の全体ブロック図である。それは、４つのＡＬＵ
（１−１，１−２，１−３，１−４）によ２て構成され
、下位のＡＬＵ（１−１）から上位のＡＬＵ（１−４）
へとキャリーがＤフリップフロップＦ Ｆ １〜ＦＦ３
を介して伝達されるに従い、それぞれの入力用のレジス
タ数および出力用のレジスタ数が１つずつ異なるように
構成されている。すなわち、各ＡＬＵが１６ビツトの演
算を行ない、４つのＡＬＵによって６４ビツトの演算を
行なう場合、下位の１６ビツトの演算を行なうＡＬＵ（
１−１）には入力側に１段のレジスタ（３−１１）と出
力側に４段のレジスタ（４−１２〜４−１５）とが配さ
れ、次の１６ビツトの演算を行なうＡＬＵ（１−２）に
は入力側［２段のレジスタ（３−２１，３−２２’）と
出力側に３段のレジスタ（４−２３〜４７２５）とが配
され、以下同様に上位のビットになるに従い入力側レジ
スタが１段ずつ増え、出力側レジスタが１段ずつ減る構
成となっている。以上のように、入力用レジスタ、出力
用レジスタに対するＡＬＵの位置例けが上位ビットにな
るに従い後段に下がるので、ＡＬＵへの演算命令を保持
するイ／ストラク／ヨンレジスタ（ＩＲ）５−１〜５−
４の段数は、それぞれの入力レジスタ段数と一双した構
成となっている。
実施例の全体ブロック図である。それは、４つのＡＬＵ
（１−１，１−２，１−３，１−４）によ２て構成され
、下位のＡＬＵ（１−１）から上位のＡＬＵ（１−４）
へとキャリーがＤフリップフロップＦ Ｆ １〜ＦＦ３
を介して伝達されるに従い、それぞれの入力用のレジス
タ数および出力用のレジスタ数が１つずつ異なるように
構成されている。すなわち、各ＡＬＵが１６ビツトの演
算を行ない、４つのＡＬＵによって６４ビツトの演算を
行なう場合、下位の１６ビツトの演算を行なうＡＬＵ（
１−１）には入力側に１段のレジスタ（３−１１）と出
力側に４段のレジスタ（４−１２〜４−１５）とが配さ
れ、次の１６ビツトの演算を行なうＡＬＵ（１−２）に
は入力側［２段のレジスタ（３−２１，３−２２’）と
出力側に３段のレジスタ（４−２３〜４７２５）とが配
され、以下同様に上位のビットになるに従い入力側レジ
スタが１段ずつ増え、出力側レジスタが１段ずつ減る構
成となっている。以上のように、入力用レジスタ、出力
用レジスタに対するＡＬＵの位置例けが上位ビットにな
るに従い後段に下がるので、ＡＬＵへの演算命令を保持
するイ／ストラク／ヨンレジスタ（ＩＲ）５−１〜５−
４の段数は、それぞれの入力レジスタ段数と一双した構
成となっている。
以下、本実施例の動作を第８図に示した演算を例にして
説明する。
説明する。
第１０図は、第８図に示した演算を第９図の実施例で実
行した場合の動作状態を示す。１ず、最初のクロックＣ
ＬＫの立上がりエツジにより、演算命令［Ｌ Ｄ Ａ
Ｊがインストラク７ヨンレンスクＩＲＩ（５−１）に取
シ込捷れるとともに、オペランド４Ｅ７Ａ ６Ａ６Ｅ
３９３０ ３Ｃ１２が入力レジスタＲＧ４１ （３−４
１）〜Ｒ，Ｇ１１（３−１１）に取り込まれる。デコー
ダーＤ’ＥＣＩ（６−１）はＩＲ，１（５−１）の内容
を解読し、ＡＬＵＩ （１−１）に対しては、ＲＥＧＩ
Ｉ（３−１１）の内容を、その壕ま出力するように指示
する。
行した場合の動作状態を示す。１ず、最初のクロックＣ
ＬＫの立上がりエツジにより、演算命令［Ｌ Ｄ Ａ
Ｊがインストラク７ヨンレンスクＩＲＩ（５−１）に取
シ込捷れるとともに、オペランド４Ｅ７Ａ ６Ａ６Ｅ
３９３０ ３Ｃ１２が入力レジスタＲＧ４１ （３−４
１）〜Ｒ，Ｇ１１（３−１１）に取り込まれる。デコー
ダーＤ’ＥＣＩ（６−１）はＩＲ，１（５−１）の内容
を解読し、ＡＬＵＩ （１−１）に対しては、ＲＥＧＩ
Ｉ（３−１１）の内容を、その壕ま出力するように指示
する。
次のクロックＣＬＫの立上がシエツジで、ＡＣＣＩ（７
−１）はＲＧＩＩ（３−１１）の内容を取シ込む。同時
に、ＩＲ，１（５−１）の保持していた命令ｒ’ＬＤＡ
ｊは、ＩＲ，２（５−２）に移され、Ｒ，Ｇｌ １ （
３−１１）の内容はＲＧＩ２（４−１２）に移され、Ｒ
Ｇ２１（３−２１）はＲＧ２２（３−２２）へ、Ｒ，Ｇ
３１ （３−３１）はＲ，Ｇ３２（３−３２）へ、ＲＧ
４１ （３−４１）はＲＧ４２（３−４２）へ移される
。また、ＩＲＩ（５−１）および１１，０１１ （３−
１１）〜ＲＧ４１（３−４１）には、新しい命令ｒＡＤ
ＤＡｊおよびそのオペランドＥ６０４ ＥＥ８Ｆ Ｅ１
５６７Ｅ７３が取り込まれる。ここで、ＤＥＣ２（６−
２）はＩＲ，２（５−２）の内容を解読しＡＬＵ２（１
−２）に対してＲＧ２２（３−２，２）の内容をそのま
ま出力するように指示する。ＤＥＣＩ（６−１）はＩＲ
Ｉ （５−１）の内容を解読し、ＡＬＵＩ（１−１）に
対してＡ、ＣＣ１（７−１）の内容とＲ，Ｇｌ １ （
３−１１）の内容との加算を指示する。この時ＡＬＵＩ
（１−１）からキャリーが生ずれば、それはキャリー信
号線上に出力される。
−１）はＲＧＩＩ（３−１１）の内容を取シ込む。同時
に、ＩＲ，１（５−１）の保持していた命令ｒ’ＬＤＡ
ｊは、ＩＲ，２（５−２）に移され、Ｒ，Ｇｌ １ （
３−１１）の内容はＲＧＩ２（４−１２）に移され、Ｒ
Ｇ２１（３−２１）はＲＧ２２（３−２２）へ、Ｒ，Ｇ
３１ （３−３１）はＲ，Ｇ３２（３−３２）へ、ＲＧ
４１ （３−４１）はＲＧ４２（３−４２）へ移される
。また、ＩＲＩ（５−１）および１１，０１１ （３−
１１）〜ＲＧ４１（３−４１）には、新しい命令ｒＡＤ
ＤＡｊおよびそのオペランドＥ６０４ ＥＥ８Ｆ Ｅ１
５６７Ｅ７３が取り込まれる。ここで、ＤＥＣ２（６−
２）はＩＲ，２（５−２）の内容を解読しＡＬＵ２（１
−２）に対してＲＧ２２（３−２，２）の内容をそのま
ま出力するように指示する。ＤＥＣＩ（６−１）はＩＲ
Ｉ （５−１）の内容を解読し、ＡＬＵＩ（１−１）に
対してＡ、ＣＣ１（７−１）の内容とＲ，Ｇｌ １ （
３−１１）の内容との加算を指示する。この時ＡＬＵＩ
（１−１）からキャリーが生ずれば、それはキャリー信
号線上に出力される。
次のクロックでＡＣＣ２（７−２）にはＲＧ２２（３−
２２）の内′容が取り込まれ、ＡＣＣＩ（７−１）には
加算結果が取り込まれ、ＡＬＵｌ（１−１）でのキャリ
ーはプリップフロップＦＦ１（２−１）に取り込１れる
。丑だ、ＩＲ３（５−３）にはＩＲ２（５−２）から「
Ｌ 、Ｄ Ａ Ｊ ６６令が移され、ＩＲ２（５−：Ｈ
にはＩＲＩ （５−１）からｒＡ Ｄ Ｄ ＡＪ命令が
移され、Ｉｔ（１（５−１）には新しい命令ｒｓＵＢＡ
Ｊが取り込まれる。同時に、Ｒ，Ｇ１２（４−１２）の
内容は１％０１３（４−１３）へ移され、ＲＧ２２ （
３−２２）はＲＧ２３ （４−２３）へ、ＲＧ３２（３
−３２）は几Ｇ３３ （３−３３）へ、ＲＧ４２（３−
４２）はＩｔ、Ｇ４３ （３−４３）へ、その内容が移
される。
２２）の内′容が取り込まれ、ＡＣＣＩ（７−１）には
加算結果が取り込まれ、ＡＬＵｌ（１−１）でのキャリ
ーはプリップフロップＦＦ１（２−１）に取り込１れる
。丑だ、ＩＲ３（５−３）にはＩＲ２（５−２）から「
Ｌ 、Ｄ Ａ Ｊ ６６令が移され、ＩＲ２（５−：Ｈ
にはＩＲＩ （５−１）からｒＡ Ｄ Ｄ ＡＪ命令が
移され、Ｉｔ（１（５−１）には新しい命令ｒｓＵＢＡ
Ｊが取り込まれる。同時に、Ｒ，Ｇ１２（４−１２）の
内容は１％０１３（４−１３）へ移され、ＲＧ２２ （
３−２２）はＲＧ２３ （４−２３）へ、ＲＧ３２（３
−３２）は几Ｇ３３ （３−３３）へ、ＲＧ４２（３−
４２）はＩｔ、Ｇ４３ （３−４３）へ、その内容が移
される。
また、ＲＧＩ ２ （４−１２）はＡＬＵＩ（１−１）
での加算結果を地シ込み、ＲＯ２２（３−２２）〜ＲＧ
４２（３−４２）はＲ，Ｇ２１ （３−２１）〜ＲＧ４
１ （３−４１）の内容を取シ込み、几Ｇ１１（３−１
１）〜Ｒ，Ｇ４１ （３−４１）は納しいオペランドを
戒、り込む。ここで、ＤＥＣ３（６−３）は、ＩＲ３（
５−３）の内容を解読し、ＡＬＵ３（１−３）に対して
ＲＧ３３（３−３３）の内容をそのまま出力するように
指示する。
での加算結果を地シ込み、ＲＯ２２（３−２２）〜ＲＧ
４２（３−４２）はＲ，Ｇ２１ （３−２１）〜ＲＧ４
１ （３−４１）の内容を取シ込み、几Ｇ１１（３−１
１）〜Ｒ，Ｇ４１ （３−４１）は納しいオペランドを
戒、り込む。ここで、ＤＥＣ３（６−３）は、ＩＲ３（
５−３）の内容を解読し、ＡＬＵ３（１−３）に対して
ＲＧ３３（３−３３）の内容をそのまま出力するように
指示する。
Ｊ）ＥＣ２（６−２）は、ＩＲ２（５−２）の内容を解
読し、ＡＬＵ２（１−２）に対してＡＣＣ２（７−２）
とＲＧ２２ （３−２２）との値の加算を指示する。Ａ
ＬＵＩ２（１−２）からのキャリーは１ｇ号線に出力さ
れる。ＤＥＣ’１（６−１）は、ＩＲＩ（５−１）を解
読し、ＡＬＵＩ（１−１）に対してＡＣＣＩ （７−１
）がらＲＧＩＩ（３−１１）の１直を減具して出力する
ことを指示する。ＡＬＵＩ（１−１）からのボローはキ
ャリー信号線に出力される。
読し、ＡＬＵ２（１−２）に対してＡＣＣ２（７−２）
とＲＧ２２ （３−２２）との値の加算を指示する。Ａ
ＬＵＩ２（１−２）からのキャリーは１ｇ号線に出力さ
れる。ＤＥＣ’１（６−１）は、ＩＲＩ（５−１）を解
読し、ＡＬＵＩ（１−１）に対してＡＣＣＩ （７−１
）がらＲＧＩＩ（３−１１）の１直を減具して出力する
ことを指示する。ＡＬＵＩ（１−１）からのボローはキ
ャリー信号線に出力される。
さらに、次のクロックでＡＣＣ３（７−３）はＲＧ３３
（３−３３）の内容を取り込み、ＡＣＣ２（７−２）は
ＡＬＵ２（１−２）の出力する加算結果を取シ込み、Ａ
ＣＣＩ（７−１’）はＡ、ＬＵ １（１−１）の出力す
る減算結果を取シ込む。同時に、ＡＬＵ２（１−２）か
らのキャリーがフリップフロップＦＦ２ （２−２）に
取り込まれ、ＡＬＵＩ（１−１）からのボローがフリッ
プ７０ツブＦＦ’１（２−１’１ｉｌｌり込壕れる。演
算命令［、ＤＡＪはＩＲ，３（５−３）からＩＲ，４（
５−４）に移され、ｒＡ Ｄ Ｄ ＡＪ命令はＩＲ２（
５−Ｆ）からＩＲ３（５−３）に移され、ｒｓＵＢＡＪ
命令はＩＲ，１（５−１）からＩＲ２（５−２）に移さ
れ、ＩＲ１（５−１）には新しい命令ｒｃＭｉ）Ａ、Ｊ
が取り込まれる。Ｒ，Ｇｌ ３ （３−１３） 、Ｒ，
Ｇ２３（４−２３）、 ＲＧ３３ （３−３３） 、
Ｒ，Ｇ４３（３−４３）の内容はＲＧＩ４ （４−１４
）。
（３−３３）の内容を取り込み、ＡＣＣ２（７−２）は
ＡＬＵ２（１−２）の出力する加算結果を取シ込み、Ａ
ＣＣＩ（７−１’）はＡ、ＬＵ １（１−１）の出力す
る減算結果を取シ込む。同時に、ＡＬＵ２（１−２）か
らのキャリーがフリップフロップＦＦ２ （２−２）に
取り込まれ、ＡＬＵＩ（１−１）からのボローがフリッ
プ７０ツブＦＦ’１（２−１’１ｉｌｌり込壕れる。演
算命令［、ＤＡＪはＩＲ，３（５−３）からＩＲ，４（
５−４）に移され、ｒＡ Ｄ Ｄ ＡＪ命令はＩＲ２（
５−Ｆ）からＩＲ３（５−３）に移され、ｒｓＵＢＡＪ
命令はＩＲ，１（５−１）からＩＲ２（５−２）に移さ
れ、ＩＲ１（５−１）には新しい命令ｒｃＭｉ）Ａ、Ｊ
が取り込まれる。Ｒ，Ｇｌ ３ （３−１３） 、Ｒ，
Ｇ２３（４−２３）、 ＲＧ３３ （３−３３） 、
Ｒ，Ｇ４３（３−４３）の内容はＲＧＩ４ （４−１４
）。
Ｒ，Ｇ２４ （４−２４）、ＲＧ３４ （４−３４）。
ＲＧ４４ （３−４４）に移される。それとともに、Ｒ
，Ｇ２３ （４−２３）はＡＬＵ２ （１−２）の加算
結果を取シ込み、ＲＧＩ ２ （４−１２）はＡＩ、Ｕ
ｌ（１−１）の減算結果を取り込む。また、ＲＧＩ２（
４・ ｉ２）、ＲＧ３２ （３−３２）。
，Ｇ２３ （４−２３）はＡＬＵ２ （１−２）の加算
結果を取シ込み、ＲＧＩ ２ （４−１２）はＡＩ、Ｕ
ｌ（１−１）の減算結果を取り込む。また、ＲＧＩ２（
４・ ｉ２）、ＲＧ３２ （３−３２）。
ＲＧ４２（３−４２）の内容は几Ｇ１３ （４−１３）
。
。
ＲＧ３３（３−３３）、ＲＧ４３（３−４３）へ移され
、Ｒ，Ｇ２１ （３−２１）、ＲＧ３１ （３−３１）
、ＲＧ４１ （３−４１）の内容はＲＧ２２（３−２２
）、ＲＧ３２ （３−３２）、ＲＧ４２（３−４２）へ
移される。ここで、ＤＥＣ４（６−４）は、ＩＲ４（５
−４）の内容を解読し、ＡＬＵ４（１−４）に対してＲ
Ｇ４４（３−４４）の内容をそのまま出力することを指
示する。ＤＥＣ３（６−３）は、ＩＦＬ３（５−３１の
内容を解読し、ＡＬＵ３ （１−３）に対してＲＧ３３
（３−３３）の内容とＡＣＣ３（７−３）の内容との加
算を指示する。ＤＥＣ２（６−２）は、ＩＲ２（５−２
）の内容を解読し、ＡＬＵ２ （１−２）に対してＡＣ
Ｃ２（７−２）の内容からＲＧ２２（３−２２）の内容
を減算して出力することを指示する。
、Ｒ，Ｇ２１ （３−２１）、ＲＧ３１ （３−３１）
、ＲＧ４１ （３−４１）の内容はＲＧ２２（３−２２
）、ＲＧ３２ （３−３２）、ＲＧ４２（３−４２）へ
移される。ここで、ＤＥＣ４（６−４）は、ＩＲ４（５
−４）の内容を解読し、ＡＬＵ４（１−４）に対してＲ
Ｇ４４（３−４４）の内容をそのまま出力することを指
示する。ＤＥＣ３（６−３）は、ＩＦＬ３（５−３１の
内容を解読し、ＡＬＵ３ （１−３）に対してＲＧ３３
（３−３３）の内容とＡＣＣ３（７−３）の内容との加
算を指示する。ＤＥＣ２（６−２）は、ＩＲ２（５−２
）の内容を解読し、ＡＬＵ２ （１−２）に対してＡＣ
Ｃ２（７−２）の内容からＲＧ２２（３−２２）の内容
を減算して出力することを指示する。
ＤＥＣＩ（６−１１は、ＩＲＩ （５−１）の内容を解
読し、ＡＬＵＩ （１−１）に対してＡＣＣＩ（７−１
）の内容を反転して出力することを指示するとともに、
ＡＣＣＩ（７−１）に対しては現在の値を保持すること
を指示する。
読し、ＡＬＵＩ （１−１）に対してＡＣＣＩ（７−１
）の内容を反転して出力することを指示するとともに、
ＡＣＣＩ（７−１）に対しては現在の値を保持すること
を指示する。
そのまた次のクロックで、Ｒ，Ｇ１５ （４−１４）、
ＲＧ２５（４〜２５）、Ｉ’（Ｇ３５ （４−３５）、
ＲＧ４５ （４−４５）に最初の演算ｒＬＤＡ４Ｅ７Ａ
６Ａ６Ｅ ３９３０ ３Ｃ１２Ｊの結果が出力され、
以下同様にして各演算結果が次々と出力される。
ＲＧ２５（４〜２５）、Ｉ’（Ｇ３５ （４−３５）、
ＲＧ４５ （４−４５）に最初の演算ｒＬＤＡ４Ｅ７Ａ
６Ａ６Ｅ ３９３０ ３Ｃ１２Ｊの結果が出力され、
以下同様にして各演算結果が次々と出力される。
本実施例において、演算器ＡＬＵＩ（１−１）〜ＡＬＵ
４ （１−４）の各動作速度を、’Ｊ’ｏｃ（データ入
力からキャリー出力までの遅延時間）。
４ （１−４）の各動作速度を、’Ｊ’ｏｃ（データ入
力からキャリー出力までの遅延時間）。
Ｔｃｃ （キャリー人力からキャリー出力までの遅延時
間）、ＴＣＰ（キャリー人力から演算結果出力までの遅
延時間）とすると、本発明を採用しなかった場合には１
つの演算を行なうのに（Ｔｏｃ＋Ｔｃｃ＋ＴＣＣ＋ＴＣ
Ｐ ）の時間を必要とするが、本発明を採用した場合に
はＴＭＡＸ （ＴＤＣ、Ｔｃｃ 、 ＴＣＰのいずれか
最も大きいもの）で演算が可能となる。通常の場合、Ｔ
ｏｅ 、 Ｔｅａ 、 ＴＣＰは、いずれも同程度の時
間であるから、本実施例の場合、従来の３〜４倍の速度
で演算が可能となっている。
間）、ＴＣＰ（キャリー人力から演算結果出力までの遅
延時間）とすると、本発明を採用しなかった場合には１
つの演算を行なうのに（Ｔｏｃ＋Ｔｃｃ＋ＴＣＣ＋ＴＣ
Ｐ ）の時間を必要とするが、本発明を採用した場合に
はＴＭＡＸ （ＴＤＣ、Ｔｃｃ 、 ＴＣＰのいずれか
最も大きいもの）で演算が可能となる。通常の場合、Ｔ
ｏｅ 、 Ｔｅａ 、 ＴＣＰは、いずれも同程度の時
間であるから、本実施例の場合、従来の３〜４倍の速度
で演算が可能となっている。
本発明は、複数個連結されたモジュール構造の演算器に
採用した場合に大きな効果をもたらす。
採用した場合に大きな効果をもたらす。
第１１図は、本発明に係る高速演算方式を適用したモジ
ュール構造のＬＳＩ試験装置の一実施例のブロック図で
ある。
ュール構造のＬＳＩ試験装置の一実施例のブロック図で
ある。
図において、制御器１０は、各ユニットへのデータ設定
および起動・停止等の制御を行なう。クロック発生器１
１は、各ユニットに対して動作クロックおよび試験周期
を決めるクロックを与える。
および起動・停止等の制御を行なう。クロック発生器１
１は、各ユニットに対して動作クロックおよび試験周期
を決めるクロックを与える。
システムバス１２は、制御器１０とクロック発生器１１
、各ユニットとの間でのデータ転送および各種制御信号
、クロックを伝送する。試験モジュ゛−ル１３は試験用
のパルスを試験周期内の所望のタイミングで、所望の電
圧レベルで、所望の論理波形パターンで発生し、被試験
ＬＳ１１４に与えるか、まだは被試験ＬＳ１１４の出力
する信号を所望の電圧レベルと比較して所望の論理レベ
ルに変換し、試譲周期内の所望のタイミングで所望の論
理パターンとの比較を行ない、被試験ＬＳ１１４の良／
不良の判断を行なうものである。ここで、試験モジュー
ル１３は、ピン対応のものであわ、被試験Ｌ’Ｓ Ｉ
１４の１ビンごとに１モジユールが必要となる。
、各ユニットとの間でのデータ転送および各種制御信号
、クロックを伝送する。試験モジュ゛−ル１３は試験用
のパルスを試験周期内の所望のタイミングで、所望の電
圧レベルで、所望の論理波形パターンで発生し、被試験
ＬＳ１１４に与えるか、まだは被試験ＬＳ１１４の出力
する信号を所望の電圧レベルと比較して所望の論理レベ
ルに変換し、試譲周期内の所望のタイミングで所望の論
理パターンとの比較を行ない、被試験ＬＳ１１４の良／
不良の判断を行なうものである。ここで、試験モジュー
ル１３は、ピン対応のものであわ、被試験Ｌ’Ｓ Ｉ
１４の１ビンごとに１モジユールが必要となる。
以上のような構成の試験装置において、被試験ＬＳＩと
して半導体メモリを試験する場合、本発明が大きな効果
をもたらす。それは、半導体メモリの試験は、通常、規
則的な試験パターンを用いておシ、これら規則的なパタ
ーンは演算によって発生されるが、従来の演算方式によ
れば、第１１図において複数の試験モジュール１３の中
をキャリー信号Ｃが伝搬されなければならず、高速での
試験パターン発生が不可能となってしまうからである。
して半導体メモリを試験する場合、本発明が大きな効果
をもたらす。それは、半導体メモリの試験は、通常、規
則的な試験パターンを用いておシ、これら規則的なパタ
ーンは演算によって発生されるが、従来の演算方式によ
れば、第１１図において複数の試験モジュール１３の中
をキャリー信号Ｃが伝搬されなければならず、高速での
試験パターン発生が不可能となってしまうからである。
このような場合、本方式によれば、演算に要する時間は
、１つの試験モジュールの出力するキャリーが隣りの試
験モジュールに伝送されるだけの時間であり、したがっ
て本方式によって顕著な高速化が期待できるものである
。
、１つの試験モジュールの出力するキャリーが隣りの試
験モジュールに伝送されるだけの時間であり、したがっ
て本方式によって顕著な高速化が期待できるものである
。
まだ、本実施例において、各演算器の入力レジスタの段
数と出力レジスタの段数を任意に設定可能とすることに
より、柔軟な演算器を構成することが可能となる。たと
えば、６４個の試験モジュール内の１ビツト演算器の入
力レジスタおよび出力レジスタの段数を適当に設定する
ことにより、６４ビツトの演算器を構成することが可能
である他、合計で６４ビツトになる演算器を任意に構成
することが可能である。１例として６個の１０ビツト演
算器と１個の４ビツト演算器などが構成可能である。
数と出力レジスタの段数を任意に設定可能とすることに
より、柔軟な演算器を構成することが可能となる。たと
えば、６４個の試験モジュール内の１ビツト演算器の入
力レジスタおよび出力レジスタの段数を適当に設定する
ことにより、６４ビツトの演算器を構成することが可能
である他、合計で６４ビツトになる演算器を任意に構成
することが可能である。１例として６個の１０ビツト演
算器と１個の４ビツト演算器などが構成可能である。
以上、詳細に説明したように、本発明によれば、多数個
の演算器を接続した場合であっても、また、個々の演算
器の実装位置が離れていてキャリーの伝搬に時間がかか
る場合でも、個々の演算器の最高速度で演算が可能とな
るので、電子装置、特にＬＳＩ試験装置の高速化、効率
向上Ｖｃｇ著な効果が得られる。
の演算器を接続した場合であっても、また、個々の演算
器の実装位置が離れていてキャリーの伝搬に時間がかか
る場合でも、個々の演算器の最高速度で演算が可能とな
るので、電子装置、特にＬＳＩ試験装置の高速化、効率
向上Ｖｃｇ著な効果が得られる。
第１図は、一般的な演算器のブロック図、第２図は、そ
の演算器を複数個接続した場合のブロック図、第３図は
、その動作タイミング図、第４図は、同高速化構成の説
明図、第５図は、その動作図、第６図は、本発明に係る
高速演算方式の説明図、第７図は、本発明に係る高速演
算方式による演算器の一実施例の部分ブロック図、第８
図は、その演算例の説明図、第９図は、本発明に係る高
速演算方式による演算器の一実施例の全体ブロック図、
第１０図は、その動作図、第１１図は、本発明に係る高
速演算方式を適用したモジュール構造のＬＳＩ試験装置
のブロック図である。 １．１−１〜１−４・・・演算器、２−１〜２−３・・
・Ｄフリップフロップ、３．３−１１．３−２１゜３−
２２．３−３１〜３−３３．３−４１〜３−４４・・・
入力レジスタ’１４．４−１２〜４−１５゜４−２３〜
４−２５．４−３４．４−３４．４−４５・・・出力レ
ジスタ、５．５−１〜５−４・・・インストラクソヨン
レジスタ、６．６−１〜６−４・・・デコーダー、７．
７−１〜７−４・・・アキュムレータ。 箒！胆 巣２圀 茅３０ ＪｐｒｒｆｌＴ θ 磨４男 第５図 ＣＬバ サ グル サ４り７１／Ｚ 丈イクルＪ °す
・イク１し４７＝ （Ｔｐ−ｃｏｕＴ）Ｔｃｔ’／１−
ｃｏｔｔｒｚＴｃ７Ｌ−Ｆノ＃Ｉ−Ｘ第す口 第１１区 ＣＩＶＩＰハ 第１０口 茅 ！１ 目
の演算器を複数個接続した場合のブロック図、第３図は
、その動作タイミング図、第４図は、同高速化構成の説
明図、第５図は、その動作図、第６図は、本発明に係る
高速演算方式の説明図、第７図は、本発明に係る高速演
算方式による演算器の一実施例の部分ブロック図、第８
図は、その演算例の説明図、第９図は、本発明に係る高
速演算方式による演算器の一実施例の全体ブロック図、
第１０図は、その動作図、第１１図は、本発明に係る高
速演算方式を適用したモジュール構造のＬＳＩ試験装置
のブロック図である。 １．１−１〜１−４・・・演算器、２−１〜２−３・・
・Ｄフリップフロップ、３．３−１１．３−２１゜３−
２２．３−３１〜３−３３．３−４１〜３−４４・・・
入力レジスタ’１４．４−１２〜４−１５゜４−２３〜
４−２５．４−３４．４−３４．４−４５・・・出力レ
ジスタ、５．５−１〜５−４・・・インストラクソヨン
レジスタ、６．６−１〜６−４・・・デコーダー、７．
７−１〜７−４・・・アキュムレータ。 箒！胆 巣２圀 茅３０ ＪｐｒｒｆｌＴ θ 磨４男 第５図 ＣＬバ サ グル サ４り７１／Ｚ 丈イクルＪ °す
・イク１し４７＝ （Ｔｐ−ｃｏｕＴ）Ｔｃｔ’／１−
ｃｏｔｔｒｚＴｃ７Ｌ−Ｆノ＃Ｉ−Ｘ第す口 第１１区 ＣＩＶＩＰハ 第１０口 茅 ！１ 目
Claims (1)
- １．１または複数ビットのディジタル演算を行なう演算
器を多段に接続したものについて、その各演算器を多段
に接続するための信号経路内に当該信号の一時保持手段
を配し、各演算器間の接続信号の伝達を所望値だけ遅延
させ、また、上記各演算器の入力側に上記多段接続の段
数に応じた段数の入力遅延手段を配するとともに同出力
側にも上記多段接続の段数に応じた段数の出力遅延手段
を配し、演算の入力データが」二記各演算器に与えられ
るタイミングと当該各人力データに対応した接続信号が
上記各演算器に与えられるタイミングとを一致させると
ともに、上記各入力データに対応した演算結果が娼該各
出力レジスタから出力されるタイミングを上記各演算器
間で一致させるようにする高速演算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231370A JPS60123930A (ja) | 1983-12-09 | 1983-12-09 | 高速演算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231370A JPS60123930A (ja) | 1983-12-09 | 1983-12-09 | 高速演算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60123930A true JPS60123930A (ja) | 1985-07-02 |
Family
ID=16922551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231370A Pending JPS60123930A (ja) | 1983-12-09 | 1983-12-09 | 高速演算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60123930A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256034A (ja) * | 1986-03-31 | 1987-11-07 | エイ・ティ・アンド・ティ・コーポレーション | パイプライン演算ユニツト |
| JP2008004233A (ja) * | 2006-06-26 | 2008-01-10 | Yokogawa Electric Corp | アドレスパターン発生装置 |
| WO2008142750A1 (ja) * | 2007-05-17 | 2008-11-27 | Fujitsu Limited | 演算ユニット、プロセッサ及びプロセッサアーキテクチャ |
-
1983
- 1983-12-09 JP JP58231370A patent/JPS60123930A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256034A (ja) * | 1986-03-31 | 1987-11-07 | エイ・ティ・アンド・ティ・コーポレーション | パイプライン演算ユニツト |
| JP2008004233A (ja) * | 2006-06-26 | 2008-01-10 | Yokogawa Electric Corp | アドレスパターン発生装置 |
| WO2008142750A1 (ja) * | 2007-05-17 | 2008-11-27 | Fujitsu Limited | 演算ユニット、プロセッサ及びプロセッサアーキテクチャ |
| US8281113B2 (en) | 2007-05-17 | 2012-10-02 | Fujitsu Limited | Processor having ALU with dynamically transparent pipeline stages |
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