JPS5884330A - マイクロプロセツサの入力回路 - Google Patents
マイクロプロセツサの入力回路Info
- Publication number
- JPS5884330A JPS5884330A JP56182039A JP18203981A JPS5884330A JP S5884330 A JPS5884330 A JP S5884330A JP 56182039 A JP56182039 A JP 56182039A JP 18203981 A JP18203981 A JP 18203981A JP S5884330 A JPS5884330 A JP S5884330A
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- JP
- Japan
- Prior art keywords
- switch
- input
- circuit
- level
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Microcomputers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ーフェース回路、特に（ｉ−ＭＯＳ等で作られたマイク
ロプロセッサを利用し九様な低消費電力シｌステムに最
適な入力回路に関する。
ロプロセッサを利用し九様な低消費電力シｌステムに最
適な入力回路に関する。
゛従来かかる入力回路として第１図に示すようなものが
あった。すなわち、／はスイッチで開閉することにより
、入力として１ハイ”又は°ロー″レベルを入力．回路
の入力端子ＩＯに与える。スイッチ／の入力回路として
はＯ−ＭＯＳのインバータグを介してスイッチ入力回路
！に入力されるよう構成されている。しかし、このよう
な構成の回路の場合、確実に“ハイ″又は”ロー″レベ
ルを入力回路！に入力するためには、抵抗Ｊ’（ＭＯＳ
抵抗でも可）によるプルアップ（又は回路によってはプ
ルダウン）が必要となる。このためスイッチ／が常時、
開のスイッチであるならば、電力を消費しないが、常時
、閉の場合には、常に電流が流れてしまい電力を消費す
る。この様なスイッチが多数存在する場合には、電力を
大きく消費してしまう欠点があった。この欠点を解消す
るために第２図に示されている回路がある。スイッチを
３端子のトランスファースイッチλの様に構成し、電源
とグランドとの間をトランスファースイッチ２がスイッ
チングする事により電力消費上問題のない回路が構成で
きるが、スイッチとして３端子が必要であるのみならず
、電源とグランドが近接するために、短絡しないよう耐
湿性等に充分留意した設計が必要となってくる欠点があ
った。
あった。すなわち、／はスイッチで開閉することにより
、入力として１ハイ”又は°ロー″レベルを入力．回路
の入力端子ＩＯに与える。スイッチ／の入力回路として
はＯ−ＭＯＳのインバータグを介してスイッチ入力回路
！に入力されるよう構成されている。しかし、このよう
な構成の回路の場合、確実に“ハイ″又は”ロー″レベ
ルを入力回路！に入力するためには、抵抗Ｊ’（ＭＯＳ
抵抗でも可）によるプルアップ（又は回路によってはプ
ルダウン）が必要となる。このためスイッチ／が常時、
開のスイッチであるならば、電力を消費しないが、常時
、閉の場合には、常に電流が流れてしまい電力を消費す
る。この様なスイッチが多数存在する場合には、電力を
大きく消費してしまう欠点があった。この欠点を解消す
るために第２図に示されている回路がある。スイッチを
３端子のトランスファースイッチλの様に構成し、電源
とグランドとの間をトランスファースイッチ２がスイッ
チングする事により電力消費上問題のない回路が構成で
きるが、スイッチとして３端子が必要であるのみならず
、電源とグランドが近接するために、短絡しないよう耐
湿性等に充分留意した設計が必要となってくる欠点があ
った。
本発明は上記の点に鑑み、上記欠点を解消するためにな
されたもので、マイクロプロセッサ等の入力端子からの
情報を入力する命令が実行された時のみに、前記入力端
子をプルアップ又はプルダウンするマイクロプロセッサ
等の入力回路を提供することを目的とする。
されたもので、マイクロプロセッサ等の入力端子からの
情報を入力する命令が実行された時のみに、前記入力端
子をプルアップ又はプルダウンするマイクロプロセッサ
等の入力回路を提供することを目的とする。
以下、図面に従って本発明の詳細な説明する。
第３図は本発明のマイクロプロセッサの入力回路の一実
施例の回路図である。／はスイッチで、開閉することに
より １ハイ”又は”ロー″レベルをｒｃの入力端子１
０に与える。２はマイクロプロセラｔ（７）Ｆンｊｏ−
ル回路で、！はスイッチプルアップコントロール回路で
ある。スイッチプルアップコントロール回路は入力端子
／θをプルアップするための信号を与える。ｌはバッフ
ァー、りは電流制限抵抗で、入力端子／θに接続されて
いる０入力端子１０からは入力回路としてＣ−ＭＯＳの
インバータグを介してスイッチ入力回路！があり、その
出力はマイクロプロセッサコントロール回路２に入力さ
れてい乙、ここでは図示していないがスイッチプルアッ
プコントロール回路乙等からの信号をうけて、入力回路
のゲートを開くように構成されている。この第３図に示
されている回路は／入力端子のみの構成を示している。
施例の回路図である。／はスイッチで、開閉することに
より １ハイ”又は”ロー″レベルをｒｃの入力端子１
０に与える。２はマイクロプロセラｔ（７）Ｆンｊｏ−
ル回路で、！はスイッチプルアップコントロール回路で
ある。スイッチプルアップコントロール回路は入力端子
／θをプルアップするための信号を与える。ｌはバッフ
ァー、りは電流制限抵抗で、入力端子／θに接続されて
いる０入力端子１０からは入力回路としてＣ−ＭＯＳの
インバータグを介してスイッチ入力回路！があり、その
出力はマイクロプロセッサコントロール回路２に入力さ
れてい乙、ここでは図示していないがスイッチプルアッ
プコントロール回路乙等からの信号をうけて、入力回路
のゲートを開くように構成されている。この第３図に示
されている回路は／入力端子のみの構成を示している。
第９図は、このマイクロプロセッサのスイッチ大刀のセ
ンス命令を実行した場合のタイムチャートを示している
。今説明を簡単にするため、第９図に示されている様に
マイクロプロセッサの／マシンサイクルがメインクロッ
クｙ箇分とし、その内の２クロック分が命令をフェッチ
するための時間とし、残りコクロック分が、その命令の
実行時間とするようなマイクロプロセッサを想定する。
ンス命令を実行した場合のタイムチャートを示している
。今説明を簡単にするため、第９図に示されている様に
マイクロプロセッサの／マシンサイクルがメインクロッ
クｙ箇分とし、その内の２クロック分が命令をフェッチ
するための時間とし、残りコクロック分が、その命令の
実行時間とするようなマイクロプロセッサを想定する。
スイッチ命令が実行された場合、第９図に示されている
如くスイッチプルアップの波形が高レベルの時だけ、第
３図のバッファとの出力信号が゛ハイ″レベルになれば
電流制限抵抗ワを介して入力端子／θはプルアップされ
、スイッチ／が開いている状態の時には”ハイ”レベル
が、スイッチ／が閉じている状態の時には”ロー”レベ
ルの信号がインバータグに入力される。これらの信号に
よシ、スイッチ入力回路！は確実にレベルの高低を判断
することが可能となる。スイッチセンス命令が行なわれ
ていない時は、バッファとの出力信号は常に”ロー″レ
ベルとなり、スイッチ／の状態が、開いていようと、閉
じていようと電力が消費されることはない０又スイツチ
／がグランドに開閉されるのではなく、電源と開閉され
る場合はプルアップではなくプルダウンにする必要があ
ることは言うまでもない。
如くスイッチプルアップの波形が高レベルの時だけ、第
３図のバッファとの出力信号が゛ハイ″レベルになれば
電流制限抵抗ワを介して入力端子／θはプルアップされ
、スイッチ／が開いている状態の時には”ハイ”レベル
が、スイッチ／が閉じている状態の時には”ロー”レベ
ルの信号がインバータグに入力される。これらの信号に
よシ、スイッチ入力回路！は確実にレベルの高低を判断
することが可能となる。スイッチセンス命令が行なわれ
ていない時は、バッファとの出力信号は常に”ロー″レ
ベルとなり、スイッチ／の状態が、開いていようと、閉
じていようと電力が消費されることはない０又スイツチ
／がグランドに開閉されるのではなく、電源と開閉され
る場合はプルアップではなくプルダウンにする必要があ
ることは言うまでもない。
第５図は第３図の回路の要部のみを具体的なＧ−ＭＯ８
ＩＣｉの回路図に置き換えた一実施例を示す回路図であ
る。／２はＨＡＮＤゲートで、入力としてア′ドレス・
イネーブル信号ＡＥとリード・イネーブル信号ＲＥを受
けて、インバー５り／／と電流制限抵抗りを介して、入
力端子１０にプルアップの信号を与える。又、入力端子
１０にはグランドを開閉するスイッチ／が接続され、他
方には（！−ＭＯＳインバータグを介してＣ−ＭＯＳの
インバータ／ざに入力されている。Ｃ−ＭＯＳのインバ
ータ／とはＰチャンネルｙｏｓ／！とＮチャンネルＭｏ
ｓ／ｌから構成されている◎ＰチャンネルＭ Ｏ８／ｊ
にＰチャンネルＭａｓ／４１が接続され、Ｎ−Ｆ−ヤン
ネルｕｏｓ／ｇにＮチャンネルＭＯ８／７が接続されて
いる。ＮＡＮＤゲート／２の出力は、ＰチャンネルＭＯ
８／にのゲートに、インバータ／３を介してＮチャンネ
ルＭＯ８／７のゲートに、各々与えられている。従って
、ＰチャンネルＭＯ８／４とインバータ／３とＮチャン
ネルＭＯ８／２でゲート回路を構成している。Ｃ−ＭＯ
Ｓのインバータ／！の出力はデータバスラインＤＢに与
えられる。Ｐｆ−ヤンネルＭＯ８／ｇに接続されている
ｖＤＤは電源である。今、リード・イネーブル信号ＲＥ
及びアドレス会イネーブル信号ＡＥが”ハイ″レベルで
ＮＡＮＤゲート／２に入力したとすると、その出力は”
ロー″レベルとなり、Ｐチャンネルｗａｓ／’ｌのゲー
トには１０−１ルベルが、ＮチャンネルＭ ＯＳ ／７
のゲートには“ハイ″レベルが入力されて、両ＭＯ３の
ソース−ドレイン間は導通状態となり、Ｃ−ＭＯＳのイ
ンバータ／！に電源ｖＤＤが接続される。インバータ／
／の出力は′ハイ“レベルとなるから、入力端子／θを
プルアップする信号となる。もしスイッチ／が開いてい
る状態ならば、°ハイ″レベルの信号がインバータグに
与えられて、その出力はａロー”レベルとなり、再びＣ
−ＭＯＳのインバータ／とによって反転されるから“ハ
イ″レベルが出力されてデータバスラインＤＢにのる。
ＩＣｉの回路図に置き換えた一実施例を示す回路図であ
る。／２はＨＡＮＤゲートで、入力としてア′ドレス・
イネーブル信号ＡＥとリード・イネーブル信号ＲＥを受
けて、インバー５り／／と電流制限抵抗りを介して、入
力端子１０にプルアップの信号を与える。又、入力端子
１０にはグランドを開閉するスイッチ／が接続され、他
方には（！−ＭＯＳインバータグを介してＣ−ＭＯＳの
インバータ／ざに入力されている。Ｃ−ＭＯＳのインバ
ータ／とはＰチャンネルｙｏｓ／！とＮチャンネルＭｏ
ｓ／ｌから構成されている◎ＰチャンネルＭ Ｏ８／ｊ
にＰチャンネルＭａｓ／４１が接続され、Ｎ−Ｆ−ヤン
ネルｕｏｓ／ｇにＮチャンネルＭＯ８／７が接続されて
いる。ＮＡＮＤゲート／２の出力は、ＰチャンネルＭＯ
８／にのゲートに、インバータ／３を介してＮチャンネ
ルＭＯ８／７のゲートに、各々与えられている。従って
、ＰチャンネルＭＯ８／４とインバータ／３とＮチャン
ネルＭＯ８／２でゲート回路を構成している。Ｃ−ＭＯ
Ｓのインバータ／！の出力はデータバスラインＤＢに与
えられる。Ｐｆ−ヤンネルＭＯ８／ｇに接続されている
ｖＤＤは電源である。今、リード・イネーブル信号ＲＥ
及びアドレス会イネーブル信号ＡＥが”ハイ″レベルで
ＮＡＮＤゲート／２に入力したとすると、その出力は”
ロー″レベルとなり、Ｐチャンネルｗａｓ／’ｌのゲー
トには１０−１ルベルが、ＮチャンネルＭ ＯＳ ／７
のゲートには“ハイ″レベルが入力されて、両ＭＯ３の
ソース−ドレイン間は導通状態となり、Ｃ−ＭＯＳのイ
ンバータ／！に電源ｖＤＤが接続される。インバータ／
／の出力は′ハイ“レベルとなるから、入力端子／θを
プルアップする信号となる。もしスイッチ／が開いてい
る状態ならば、°ハイ″レベルの信号がインバータグに
与えられて、その出力はａロー”レベルとなり、再びＣ
−ＭＯＳのインバータ／とによって反転されるから“ハ
イ″レベルが出力されてデータバスラインＤＢにのる。
リード・イネーブル信号ＲＲとアドレス・イネーブル信
号ＡＨが同時に、ＮＡＮＤゲート／２に入力、されてい
ない時には、ＮＡＮＤゲート／２の出力は”ハイルベル
となり、従って、インバータ／／の出力は”ロー″レベ
ルとなるから、入力端子／θは“ロー″レベルとなり、
スイッチ／の開閉状態によらず電力は消費されない。こ
の時ＰチャンネルＭＯＳ／＆とＮチャンネルＭＯ８／７
は非導通状態となる。
号ＡＨが同時に、ＮＡＮＤゲート／２に入力、されてい
ない時には、ＮＡＮＤゲート／２の出力は”ハイルベル
となり、従って、インバータ／／の出力は”ロー″レベ
ルとなるから、入力端子／θは“ロー″レベルとなり、
スイッチ／の開閉状態によらず電力は消費されない。こ
の時ＰチャンネルＭＯＳ／＆とＮチャンネルＭＯ８／７
は非導通状態となる。
本発明はこのように構成動作することにより、マイクロ
プロセッサの実行サイクルのほんの一瞬のみ、入力端子
がプルアップ（又はプルダウン）されるため、入力回路
の入力端子に接続されたスイッチ等の開閉状態の如何に
かかわらず電力消費を最小にすることが可能となる効果
を有し、電池等でドライブするシステムやＣ１−ＭＯＳ
の入力回路に対しては、その勿来は非常に大きいと言え
る。
プロセッサの実行サイクルのほんの一瞬のみ、入力端子
がプルアップ（又はプルダウン）されるため、入力回路
の入力端子に接続されたスイッチ等の開閉状態の如何に
かかわらず電力消費を最小にすることが可能となる効果
を有し、電池等でドライブするシステムやＣ１−ＭＯＳ
の入力回路に対しては、その勿来は非常に大きいと言え
る。
第１図及び第２図は従来例による回路図、第３図は本発
明によ゛る回路図、第９図は第３図の回路のタイムチャ
ートを示す図、第５図は第３図の要部を更に□詳細に具
体化した回路図である。 ／；スイッチ グ；Ｃ−ＭＯＳインバータ ！；スイッチ入力回路 乙 ；スイッチプルアップコントロール回路７；マイク
ロプロセッサコントロール回路ど；バッファ タ；電流制限抵抗 ／θ；入力端子
明によ゛る回路図、第９図は第３図の回路のタイムチャ
ートを示す図、第５図は第３図の要部を更に□詳細に具
体化した回路図である。 ／；スイッチ グ；Ｃ−ＭＯＳインバータ ！；スイッチ入力回路 乙 ；スイッチプルアップコントロール回路７；マイク
ロプロセッサコントロール回路ど；バッファ タ；電流制限抵抗 ／θ；入力端子
Claims (1)
- マイクロプロセッサの入力端子からの情報を入力する命
令が実行された時のみに、前記入力端子をプルアップ又
はプルダウンする様にしたことを特徴とするマイクロプ
ロセッサの入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56182039A JPS5884330A (ja) | 1981-11-13 | 1981-11-13 | マイクロプロセツサの入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56182039A JPS5884330A (ja) | 1981-11-13 | 1981-11-13 | マイクロプロセツサの入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5884330A true JPS5884330A (ja) | 1983-05-20 |
Family
ID=16111263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56182039A Pending JPS5884330A (ja) | 1981-11-13 | 1981-11-13 | マイクロプロセツサの入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5884330A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60644U (ja) * | 1983-06-07 | 1985-01-07 | 松下電工株式会社 | デ−タ入力回路 |
| JPS6130778A (ja) * | 1984-07-24 | 1986-02-13 | Nec Corp | テスト回路 |
| JPH0214128U (ja) * | 1988-07-09 | 1990-01-29 | ||
| JPH0228147U (ja) * | 1988-08-12 | 1990-02-23 | ||
| EP0580337A3 (en) * | 1992-07-21 | 1995-12-27 | Advanced Micro Devices Inc | Pull-up disable mechanisms for microcontrollers in integrated circuits |
| KR20020085947A (ko) * | 2001-05-10 | 2002-11-18 | 씨멘스 오토모티브 주식회사 | 차량의 스위칭 전류소비량 감소 회로 |
| JP2008211498A (ja) * | 2007-02-26 | 2008-09-11 | Saxa Inc | 電子装置 |
| JP2008252342A (ja) * | 2007-03-29 | 2008-10-16 | Kubota Corp | インターフェース回路 |
-
1981
- 1981-11-13 JP JP56182039A patent/JPS5884330A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60644U (ja) * | 1983-06-07 | 1985-01-07 | 松下電工株式会社 | デ−タ入力回路 |
| JPS6130778A (ja) * | 1984-07-24 | 1986-02-13 | Nec Corp | テスト回路 |
| JPH0214128U (ja) * | 1988-07-09 | 1990-01-29 | ||
| JPH0228147U (ja) * | 1988-08-12 | 1990-02-23 | ||
| EP0580337A3 (en) * | 1992-07-21 | 1995-12-27 | Advanced Micro Devices Inc | Pull-up disable mechanisms for microcontrollers in integrated circuits |
| KR20020085947A (ko) * | 2001-05-10 | 2002-11-18 | 씨멘스 오토모티브 주식회사 | 차량의 스위칭 전류소비량 감소 회로 |
| JP2008211498A (ja) * | 2007-02-26 | 2008-09-11 | Saxa Inc | 電子装置 |
| JP2008252342A (ja) * | 2007-03-29 | 2008-10-16 | Kubota Corp | インターフェース回路 |
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