JPS5884512A - 信号増幅回路 - Google Patents
信号増幅回路Info
- Publication number
- JPS5884512A JPS5884512A JP56183543A JP18354381A JPS5884512A JP S5884512 A JPS5884512 A JP S5884512A JP 56183543 A JP56183543 A JP 56183543A JP 18354381 A JP18354381 A JP 18354381A JP S5884512 A JPS5884512 A JP S5884512A
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- JP
- Japan
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- circuit
- amplifier
- terminals
- coupling
- input
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、一般的には信号増幅回路、特にテレビジョン
受像機の中間周波（Ｉ Ｆ）増幅用として使用するモノ
リシック半導体集積回路（以下ＩＣと呼ぶ）に好適な信
号増幅回路に関する。
受像機の中間周波（Ｉ Ｆ）増幅用として使用するモノ
リシック半導体集積回路（以下ＩＣと呼ぶ）に好適な信
号増幅回路に関する。
従来のテレビジョン受像機のＩＣ化されたＩＦ増幅器に
於ては、約６０（ＩＢの利得と所要の帯域を得る為、３
〜４段の増幅回路で構成され、増幅回路の段間の結合方
法としては、単同調回路や複同調回路の組み合わせによ
る結合や単なる客員だけによる広帯域な結合などいろい
ろな方法がとられていた。しかしながら、上記の結合回
路で用いる容量やＩＦ）ランスなどはモノリシツクＩＣ
化が困難なため、ＩＣに結合回路用端子を設は外付にＩ
Ｃの端子数が多くなり、ＸＣのノ（ツケージも犬きくな
るので、結果としてＩＣの価格も高くなるという俗書が
生じていた。また、ＩＣの入力部と結合回路用端子及び
結合回路素子との間に生じる静電結合と磁気的結合とに
よって、増幅器の動・ 作が不安定になる現象（発振）
が発生し易い。
於ては、約６０（ＩＢの利得と所要の帯域を得る為、３
〜４段の増幅回路で構成され、増幅回路の段間の結合方
法としては、単同調回路や複同調回路の組み合わせによ
る結合や単なる客員だけによる広帯域な結合などいろい
ろな方法がとられていた。しかしながら、上記の結合回
路で用いる容量やＩＦ）ランスなどはモノリシツクＩＣ
化が困難なため、ＩＣに結合回路用端子を設は外付にＩ
Ｃの端子数が多くなり、ＸＣのノ（ツケージも犬きくな
るので、結果としてＩＣの価格も高くなるという俗書が
生じていた。また、ＩＣの入力部と結合回路用端子及び
結合回路素子との間に生じる静電結合と磁気的結合とに
よって、増幅器の動・ 作が不安定になる現象（発振）
が発生し易い。
最近のＩＣ化されたＩＦ増幅器に於ては、上記のととく
の問題点に対処する為、増幅回路を直流的に直結してい
る。第１図は、これの代表的な従来例で入力回路誦子１
・２，３．４を有し、端子１に結合容量５を通して入力
信号源６が接続され、端子２にバイパスコンデンサ、端
子３，４間に別のバイパスコンデンサ８をそれぞれ接続
するとともに、第１．第２．第３の利得制御可能な差動
増幅回路９ｔ１０＋１１が直流的に結合された、いわゆ
る、３段構成の高利得広帯域増幅器になって釣る。なお
、この回路構成中、１２は電源端子、３〜１６は各制御
電圧入力端子、１６．１７は出力端子、１８〜２３は帰
還回路用抵抗、２４゜２５はバイパスコンデンサ、２６
はＩＣチップである。
の問題点に対処する為、増幅回路を直流的に直結してい
る。第１図は、これの代表的な従来例で入力回路誦子１
・２，３．４を有し、端子１に結合容量５を通して入力
信号源６が接続され、端子２にバイパスコンデンサ、端
子３，４間に別のバイパスコンデンサ８をそれぞれ接続
するとともに、第１．第２．第３の利得制御可能な差動
増幅回路９ｔ１０＋１１が直流的に結合された、いわゆ
る、３段構成の高利得広帯域増幅器になって釣る。なお
、この回路構成中、１２は電源端子、３〜１６は各制御
電圧入力端子、１６．１７は出力端子、１８〜２３は帰
還回路用抵抗、２４゜２５はバイパスコンデンサ、２６
はＩＣチップである。
このような構成の増幅器では、入力段のわずがな直流レ
ベルの変化も増幅されて、出力では大きな直流レベルの
変化として現われてしまい、ダイナミックレンジ不足や
歪み等の原因となる。そこで、これを継けるために第３
増幅回路１１の出力の直流分のみを入力に負帰還して上
記の問題点に対処している。すなわち、第１図に見られ
るように、完全な直流負帰還を行う為に、入力端子１お
よび２から抵抗１８および１９を介して端子３゜４を設
け、そこにＩＣ外部で適当な大きさの容量８をつなぐこ
とにより、帰還交流会を完全に落とす方式をとっている
。しかし、この方式も入力回路用端子１，２のほかに、
別の端子３，４が必要であり、ＩＣの端子数が多くなる
という整置がある。また広帯域増幅器である為、ノイズ
、不要信号等により、ＳＮ比の′悪化と混変調の問題が
発生本発明は上述の問題を解決するためのものであり、
第２図は本発明実施例を示したもので、第１１第２．第
３のそれぞれの増幅回路９．１０１１１の段間に、選択
性結合回路２７．２８を挿入して交流結合とすることに
より直流成分の伝送をなくし、入力段で発生したわずか
な直流レベルオフセットが、出力段への大きな直流オフ
セットとなることを防ぐ為の直流負帰還回路を不要とし
ている。
ベルの変化も増幅されて、出力では大きな直流レベルの
変化として現われてしまい、ダイナミックレンジ不足や
歪み等の原因となる。そこで、これを継けるために第３
増幅回路１１の出力の直流分のみを入力に負帰還して上
記の問題点に対処している。すなわち、第１図に見られ
るように、完全な直流負帰還を行う為に、入力端子１お
よび２から抵抗１８および１９を介して端子３゜４を設
け、そこにＩＣ外部で適当な大きさの容量８をつなぐこ
とにより、帰還交流会を完全に落とす方式をとっている
。しかし、この方式も入力回路用端子１，２のほかに、
別の端子３，４が必要であり、ＩＣの端子数が多くなる
という整置がある。また広帯域増幅器である為、ノイズ
、不要信号等により、ＳＮ比の′悪化と混変調の問題が
発生本発明は上述の問題を解決するためのものであり、
第２図は本発明実施例を示したもので、第１１第２．第
３のそれぞれの増幅回路９．１０１１１の段間に、選択
性結合回路２７．２８を挿入して交流結合とすることに
より直流成分の伝送をなくし、入力段で発生したわずか
な直流レベルオフセットが、出力段への大きな直流オフ
セットとなることを防ぐ為の直流負帰還回路を不要とし
ている。
これによって、第１図示の従来例に不可欠であったＩＣ
の外に付けるバイパスコンデンサ８は不要となるので、
２個の入力回路用端子３．４も不要となり、ＩＣの端子
数を最小限にして増幅器を構成することができる。
の外に付けるバイパスコンデンサ８は不要となるので、
２個の入力回路用端子３．４も不要となり、ＩＣの端子
数を最小限にして増幅器を構成することができる。
第３図は、上記第２図示中の選択性結合回路２７の実施
例で、第１の増幅回路９の差動出力と第２の増幅回路１
ｏの差動入力の間に、選択性結合回路として能動型高域
フィルタ回路をなし、トランジスタ２９，３０．結合容
量３１〜３４、帰還抵抗３５ｓ３６、エミッタ抵抗３７
．３８、および。
例で、第１の増幅回路９の差動出力と第２の増幅回路１
ｏの差動入力の間に、選択性結合回路として能動型高域
フィルタ回路をなし、トランジスタ２９，３０．結合容
量３１〜３４、帰還抵抗３５ｓ３６、エミッタ抵抗３７
．３８、および。
バイパス用抵抗３９〜４２をそれぞれ配したものである
。なお、この例では、第２の増幅回路１゜と第３の増幅
回路１１との間の選択性結合回路２８も、第３図の能動
型高域フィルタ回路と同じ回路構成になっている。
。なお、この例では、第２の増幅回路１゜と第３の増幅
回路１１との間の選択性結合回路２８も、第３図の能動
型高域フィルタ回路と同じ回路構成になっている。
第４図には、第３図の選択性結合回路の周波数特性を実
線（ａ）で、ＩＦ増幅回路の周波数特性を点線（ｂ）で
示している。したがって第４図より明らかなように、選
択性結合回路（高域フィルタ）によって、低域のノイズ
分は遮断されＳＮ比は向上する。またＩＦ増幅回路の遮
断周波数によって帯域外の不要信号も除去され、不要な
混変調妨害も軽減できる。
線（ａ）で、ＩＦ増幅回路の周波数特性を点線（ｂ）で
示している。したがって第４図より明らかなように、選
択性結合回路（高域フィルタ）によって、低域のノイズ
分は遮断されＳＮ比は向上する。またＩＦ増幅回路の遮
断周波数によって帯域外の不要信号も除去され、不要な
混変調妨害も軽減できる。
に４３．４４の小抵抗を追加して、これらの抵抗４３．
４４とＩＣ内部に結合容量３１．３３の各容量を設ける
際に寄生的に付加される′容量４５゜４６との低域フィ
ルタによって、帯域外の不要信号のレベルをさらに抑え
ようとする実施例である。
４４とＩＣ内部に結合容量３１．３３の各容量を設ける
際に寄生的に付加される′容量４５゜４６との低域フィ
ルタによって、帯域外の不要信号のレベルをさらに抑え
ようとする実施例である。
第４図の破線（０）はその周波数特性を示す。
以上に述べたように、本発明の半導体集積回路は、多段
高利得高帯域増幅器を構成する増幅回路の段間に、実施
例に見られるような選択性結合回路を挿入して、この回
路を同一の半導体チップ内に作り込むことによりＩＣの
外部端子数を最小限に抑え、ＩＣの価格の上昇を抑える
ことができるばかりでなく、ＳＮ比の向上、混変調妨害
の軽減、安定性の向上等を実現するものである。また、
第３図、第６図の選択性結合回路のそれぞれの回路定数
は、半導体集積回路として容易に実現可能な範囲の値が
選択し得るのであり、これによって、テレビジョン受像
機のＩＦ増幅用として、充分に機能を発揮させることが
できる。
高利得高帯域増幅器を構成する増幅回路の段間に、実施
例に見られるような選択性結合回路を挿入して、この回
路を同一の半導体チップ内に作り込むことによりＩＣの
外部端子数を最小限に抑え、ＩＣの価格の上昇を抑える
ことができるばかりでなく、ＳＮ比の向上、混変調妨害
の軽減、安定性の向上等を実現するものである。また、
第３図、第６図の選択性結合回路のそれぞれの回路定数
は、半導体集積回路として容易に実現可能な範囲の値が
選択し得るのであり、これによって、テレビジョン受像
機のＩＦ増幅用として、充分に機能を発揮させることが
できる。
第１図は従来のＩＣ化されたＩＦ増幅器の構成を示すブ
ロック図、第２図は本発明実施例のＩＣ化されたＩＦ増
幅器の構成を示すブロック図、第３図、第６図は本発明
実施例のＩＦ増幅器を構成する選択性結合回路の具体的
な実施例を示す回路図、第４図は第３図、第６図の選択
性結合回路による周波数特性を示す図である。 １，２・・・・・・入力回路用ＩＣ端子、５・・・・・
・信号入力結合容惜、６・・・・・・入力信号源、９．
１０．１１・・・・・・第１．第２．第３の差動増幅回
路、１２・・・・・・ＩＣ内部電源電圧端子、１３，１
４，１５・・・・・・利得制御用ＩＣ内部制御電圧入力
端子、２６・・・・・・工Ｃナツプ、２７．２８・・・
・・・選択性結合回路、２９１１．３０・・・・・・能
動型高域フィルタを構成するエミッタフォロワトランジ
スタ、３１，３２，３３．３４・・・・・・上記ライル
タを構成する容量、３５，３６・・・・・・上記フィル
タを構成する帰還抵抗、３７．３８・・・・・・２９．
３０のエミッタ抵抗、３９１４０１４１．４２・・・・
・・２９，３ｏのバイアスを与える抵折、４３．４４・
・・・・・小抵抗、４５．４６・・・・・・３−１゜３
３の寄生容量。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 π 第２図 ５ 第３図 第４図 岡瀘歌（ＭＴｏＪ 第５図
ロック図、第２図は本発明実施例のＩＣ化されたＩＦ増
幅器の構成を示すブロック図、第３図、第６図は本発明
実施例のＩＦ増幅器を構成する選択性結合回路の具体的
な実施例を示す回路図、第４図は第３図、第６図の選択
性結合回路による周波数特性を示す図である。 １，２・・・・・・入力回路用ＩＣ端子、５・・・・・
・信号入力結合容惜、６・・・・・・入力信号源、９．
１０．１１・・・・・・第１．第２．第３の差動増幅回
路、１２・・・・・・ＩＣ内部電源電圧端子、１３，１
４，１５・・・・・・利得制御用ＩＣ内部制御電圧入力
端子、２６・・・・・・工Ｃナツプ、２７．２８・・・
・・・選択性結合回路、２９１１．３０・・・・・・能
動型高域フィルタを構成するエミッタフォロワトランジ
スタ、３１，３２，３３．３４・・・・・・上記ライル
タを構成する容量、３５，３６・・・・・・上記フィル
タを構成する帰還抵抗、３７．３８・・・・・・２９．
３０のエミッタ抵抗、３９１４０１４１．４２・・・・
・・２９，３ｏのバイアスを与える抵折、４３．４４・
・・・・・小抵抗、４５．４６・・・・・・３−１゜３
３の寄生容量。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 π 第２図 ５ 第３図 第４図 岡瀘歌（ＭＴｏＪ 第５図
Claims (1)
- 入力部と出力部とを持つ多段高利得高帯域増幅回路構成
で、各増幅回路の段間に選択性結合回路をそなえたこと
を特徴とする信号増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56183543A JPS5884512A (ja) | 1981-11-16 | 1981-11-16 | 信号増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56183543A JPS5884512A (ja) | 1981-11-16 | 1981-11-16 | 信号増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5884512A true JPS5884512A (ja) | 1983-05-20 |
Family
ID=16137650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56183543A Pending JPS5884512A (ja) | 1981-11-16 | 1981-11-16 | 信号増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5884512A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181711A (ja) * | 1983-03-30 | 1984-10-16 | Nec Ic Microcomput Syst Ltd | 差動増幅回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS547083U (ja) * | 1977-06-17 | 1979-01-18 |
-
1981
- 1981-11-16 JP JP56183543A patent/JPS5884512A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS547083U (ja) * | 1977-06-17 | 1979-01-18 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181711A (ja) * | 1983-03-30 | 1984-10-16 | Nec Ic Microcomput Syst Ltd | 差動増幅回路 |
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