JPS5887635A - 誤動作防止回路 - Google Patents
誤動作防止回路Info
- Publication number
- JPS5887635A JPS5887635A JP56186239A JP18623981A JPS5887635A JP S5887635 A JPS5887635 A JP S5887635A JP 56186239 A JP56186239 A JP 56186239A JP 18623981 A JP18623981 A JP 18623981A JP S5887635 A JPS5887635 A JP S5887635A
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- JP
- Japan
- Prior art keywords
- decoder
- output
- terminal
- port
- circuit
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は誤動作防止回路に係シ、特に、マイクロプロ
セッサの誤動作防止回路に関する。
セッサの誤動作防止回路に関する。
近年、種々の装置の制御にマイクログロセ。
すが用いられている。ここで、ＣＰＵと制御対象装置は
Ｉｌｏ ／ −）を介して接続されている。
Ｉｌｏ ／ −）を介して接続されている。
Ｉ１０ポートは電源が投入されてからＣＰＵによって初
期設定されるが、初期設定されるまでのわずかな間は不
定状態になっている。Ｉｌｏ ＃ −）が入力の場合は
不定状態でも構わないが、出力信号が不定状態であると
、制御対象装置がどのように動作するかわからず、問題
がある。従来、これを解決するために、ＣＰＵの特定の
出力を監視してＣＰＵの暴走を防止する回路等が開発さ
れているが、誤動作防止の専用回路が必要であシ、装置
が複雑化している。
期設定されるが、初期設定されるまでのわずかな間は不
定状態になっている。Ｉｌｏ ＃ −）が入力の場合は
不定状態でも構わないが、出力信号が不定状態であると
、制御対象装置がどのように動作するかわからず、問題
がある。従来、これを解決するために、ＣＰＵの特定の
出力を監視してＣＰＵの暴走を防止する回路等が開発さ
れているが、誤動作防止の専用回路が必要であシ、装置
が複雑化している。
この発明は上述の事情に対処すべくなされたもので、そ
の目的は外付は回路を必要とせず簡単な構成のマイクロ
プロセッサの誤動作防止回路を提供することである。
の目的は外付は回路を必要とせず簡単な構成のマイクロ
プロセッサの誤動作防止回路を提供することである。
以下、図面を参照してこの発明による誤動作防止回路の
一実施例を説明する。図面はそのグロ、り図である。こ
こで、制御対象装置の数が多くて、マイクロデロセ、す
のＩｌｏ ｙｊｅ −）の端子の数が足シない場合は、
ｌ１０ｆ！−）の出力信号をデコーダを介して制御対象
装置へ供給することが、近年、よく行なわれている。こ
の実施例の場合も、デコーダを介して信号が出力される
とする。図示しないＲＯＭ −？ ＲＡＭに接続され九
ＣＰＵ １ ｏ カＩ１０ポート１２に接続されル＠
ｌ１０Ｆ／−トｚｚの端子ＰＩ、ＰＩ、Ｐ３がデコーダ
ｌ４の入力＠Ａ 、 Ｂ 、 Ｃに接続されるとともに
、それぞれ抵抗１６．１８．２０を介して電源端ＶＣＣ
にも接続される。デコーダ１４は８出力端００〜０７を
有し、出力端００〜０６がそれぞれバッファＢＯ−Ｂ６
を介して制御対象装置に接続される。出力端００〜０２
がパ、７７Ｂ１７〜Ｂ２を介して、制御対象としてのソ
レノイド２４、！６，２１１にそれぞれ接続される。出
力端ＯＪ、０４がバッファＢ３．Ｂ４を介して、制御対
象としてのモータ３０．３２にそれぞれ接続される。出
力端０５，０６がバッファＢ５゜Ｂ６を介して制御対象
としての発光ダイオード３４．３６に接続される。出力
端０７が未使用端ＮＣに接続され、制御対象装置には接
続されない。
一実施例を説明する。図面はそのグロ、り図である。こ
こで、制御対象装置の数が多くて、マイクロデロセ、す
のＩｌｏ ｙｊｅ −）の端子の数が足シない場合は、
ｌ１０ｆ！−）の出力信号をデコーダを介して制御対象
装置へ供給することが、近年、よく行なわれている。こ
の実施例の場合も、デコーダを介して信号が出力される
とする。図示しないＲＯＭ −？ ＲＡＭに接続され九
ＣＰＵ １ ｏ カＩ１０ポート１２に接続されル＠
ｌ１０Ｆ／−トｚｚの端子ＰＩ、ＰＩ、Ｐ３がデコーダ
ｌ４の入力＠Ａ 、 Ｂ 、 Ｃに接続されるとともに
、それぞれ抵抗１６．１８．２０を介して電源端ＶＣＣ
にも接続される。デコーダ１４は８出力端００〜０７を
有し、出力端００〜０６がそれぞれバッファＢＯ−Ｂ６
を介して制御対象装置に接続される。出力端００〜０２
がパ、７７Ｂ１７〜Ｂ２を介して、制御対象としてのソ
レノイド２４、！６，２１１にそれぞれ接続される。出
力端ＯＪ、０４がバッファＢ３．Ｂ４を介して、制御対
象としてのモータ３０．３２にそれぞれ接続される。出
力端０５，０６がバッファＢ５゜Ｂ６を介して制御対象
としての発光ダイオード３４．３６に接続される。出力
端０７が未使用端ＮＣに接続され、制御対象装置には接
続されない。
この実施例の動作を説明するに、デコーダ１４０入出力
の論理レベルの関係は次表のようになっているとする。
の論理レベルの関係は次表のようになっているとする。
ここで、デコーダ１４の出力端が論理ルベルの場合、そ
の出力端に接続された素子が付勢され、出力端が論理θ
レベルの場合、その出方端に接続された素子は付勢され
ないとする。
の出力端に接続された素子が付勢され、出力端が論理θ
レベルの場合、その出方端に接続された素子は付勢され
ないとする。
電源が投入されると、Ｉ１０ポート１２の端子の論理レ
ベル＃′ｉｏでも１で４ない不定状態になる。ところが
、Ｉ１０／−）１７の端子は電源端ｖｃＣによジグルア
、プされているので、不定状態ではなく、全て、論理ル
ベルとなる。これにより、デコーダ１４の出力端００〜
０６が論理θレベルに、出力端０７が論理ルベルになる
。そのため、出力端００〜０６に接続された制御対象は
付勢されない。初期設定が終了し、１１０ｉｌ！−）ｆ
ＪＩからデコーダ１４に所定の論理レベルの信号が供給
されると、デコーダ１４Ｆｉ前述の表にし九がって所定
の制御対象を付勢する。ここで、ＣＰＵ １０はＩ１０
ポート１２の端子ＰＺ、Ｐｆｆ、ＰＪが全て論理ルベル
になる状態は設定しない。ところが、初期設定後、ＣＰ
Ｕ１Ｏが何かの理由により暴走し、Ｉ１０ポート１２の
端子ＰＩ、Ｉ”’、ＰＪが電源投入時と同様に不定状態
になる場合がある。この場合も、Ｉｌｏ 、ｔ？−ト１
２の端子ＰＪ、ＰＪ、ＰＪはグルアップされ、全て、論
理ルベルになる。そのため、ＣＰＵ Ｊ Ｏの暴走時に
は、制御対象Ｃ付勢されない。
ベル＃′ｉｏでも１で４ない不定状態になる。ところが
、Ｉ１０／−）１７の端子は電源端ｖｃＣによジグルア
、プされているので、不定状態ではなく、全て、論理ル
ベルとなる。これにより、デコーダ１４の出力端００〜
０６が論理θレベルに、出力端０７が論理ルベルになる
。そのため、出力端００〜０６に接続された制御対象は
付勢されない。初期設定が終了し、１１０ｉｌ！−）ｆ
ＪＩからデコーダ１４に所定の論理レベルの信号が供給
されると、デコーダ１４Ｆｉ前述の表にし九がって所定
の制御対象を付勢する。ここで、ＣＰＵ １０はＩ１０
ポート１２の端子ＰＺ、Ｐｆｆ、ＰＪが全て論理ルベル
になる状態は設定しない。ところが、初期設定後、ＣＰ
Ｕ１Ｏが何かの理由により暴走し、Ｉ１０ポート１２の
端子ＰＩ、Ｉ”’、ＰＪが電源投入時と同様に不定状態
になる場合がある。この場合も、Ｉｌｏ 、ｔ？−ト１
２の端子ＰＪ、ＰＪ、ＰＪはグルアップされ、全て、論
理ルベルになる。そのため、ＣＰＵ Ｊ Ｏの暴走時に
は、制御対象Ｃ付勢されない。
このようにこの実施例によれば、デコーダを介して制御
対象とマイクロプロセッサが接続される場合、デコーダ
の一出力端を未使用とし、マイクロプロセッサの状態が
不定の場合には、デコーダの入力をこの未使用出力端が
選択されるような特定の状態に設定することにより、誤
制御が防止される。この特定な状態は、Ｉ１０／−トの
出力を電源にグルア、グすることにより設定されるので
、簡単な構成の誤動作防止回路が提供される。
対象とマイクロプロセッサが接続される場合、デコーダ
の一出力端を未使用とし、マイクロプロセッサの状態が
不定の場合には、デコーダの入力をこの未使用出力端が
選択されるような特定の状態に設定することにより、誤
制御が防止される。この特定な状態は、Ｉ１０／−トの
出力を電源にグルア、グすることにより設定されるので
、簡単な構成の誤動作防止回路が提供される。
この発明は上述した実施例に限定されず、この発明の要
旨を変えない範囲で種々変更可能である。たとえば、Ｉ
１０ポートの出力を全てグルア、グすることは必要なく
、！ルアラグとグルダウンの組合せ、あるいは全てゾル
ダウンしてもよい、１！するに、Ｉ１０ポートの出力が
不定の場合、ｌ１０４１−）の出力が特定の一状態に設
定され、この特定状態により選択されるデコーダの出力
端が未使用であればよい。
旨を変えない範囲で種々変更可能である。たとえば、Ｉ
１０ポートの出力を全てグルア、グすることは必要なく
、！ルアラグとグルダウンの組合せ、あるいは全てゾル
ダウンしてもよい、１！するに、Ｉ１０ポートの出力が
不定の場合、ｌ１０４１−）の出力が特定の一状態に設
定され、この特定状態により選択されるデコーダの出力
端が未使用であればよい。
以上説明したように、この発明によれば簡単な構成でマ
イクロプロセッサの誤動作防止回路が実現される。
イクロプロセッサの誤動作防止回路が実現される。
図はこの発明による誤動作防止回路の一実施例のグロ、
り図である。 １０・・・ＣＰＵＸ Ｊ２・・・Ｉ１０ポート、１４・
・・デコーダ、１６．１８．２０・・・抵抗、ＮＣ・・
・未使用端。 出願人代理人 弁理士 鈴 江 武 彦特開昭５８−
８７６３５ （３）
り図である。 １０・・・ＣＰＵＸ Ｊ２・・・Ｉ１０ポート、１４・
・・デコーダ、１６．１８．２０・・・抵抗、ＮＣ・・
・未使用端。 出願人代理人 弁理士 鈴 江 武 彦特開昭５８−
８７６３５ （３）
Claims (1)
- デコーダ手段を介して外部装置に接続されるマイクログ
ロセ、すの誤動作防止回路において、信号発生手段を有
し、前記信号発生手段の出力信号が供給されたとき選択
される前記デコーダ手段の出力端を未使用端とする誤動
作防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56186239A JPS5887635A (ja) | 1981-11-20 | 1981-11-20 | 誤動作防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56186239A JPS5887635A (ja) | 1981-11-20 | 1981-11-20 | 誤動作防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5887635A true JPS5887635A (ja) | 1983-05-25 |
Family
ID=16184782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56186239A Pending JPS5887635A (ja) | 1981-11-20 | 1981-11-20 | 誤動作防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887635A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0187445U (ja) * | 1987-11-28 | 1989-06-09 |
-
1981
- 1981-11-20 JP JP56186239A patent/JPS5887635A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0187445U (ja) * | 1987-11-28 | 1989-06-09 |
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