JPH01186673A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01186673A JPH01186673A JP63006481A JP648188A JPH01186673A JP H01186673 A JPH01186673 A JP H01186673A JP 63006481 A JP63006481 A JP 63006481A JP 648188 A JP648188 A JP 648188A JP H01186673 A JPH01186673 A JP H01186673A
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- JP
- Japan
- Prior art keywords
- bipolar transistor
- collector
- region
- operates
- transistor
- Prior art date
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- Pending
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
第６図は、本発明の一実施例のＢ ｔ ＣＭＯ５ＬＳＩ
の製造方法を説明するための断面図であり、５゛１は小
信号領域で動作するバイポーラトランジスタが形成され
る領域、５２は大信号領域で動作するバイポーラトラン
ジスタが形成される領域、５３はＰＭＯ３が形成される
領域を表している。
の製造方法を説明するための断面図であり、５゛１は小
信号領域で動作するバイポーラトランジスタが形成され
る領域、５２は大信号領域で動作するバイポーラトラン
ジスタが形成される領域、５３はＰＭＯ３が形成される
領域を表している。
同図において、Ｐ型の半導体基板６の表面には、Ｎ＋埋
込層７が形成され、その上には、シリコン単結晶がエピ
タキシャル成長され、膜厚１．７μｍのエピタキシャル
層５４が形成されている。
込層７が形成され、その上には、シリコン単結晶がエピ
タキシャル成長され、膜厚１．７μｍのエピタキシャル
層５４が形成されている。
つぎに、バイポーラトランジスタのコレクタ領域および
ＰＭＯ８のチャネル層となるＮウェルを形成するために
、エピタキシャル層５４に１２５Ｋ ｅ Ｖ、 ２
Ｘ １０１２／ｃｍ２のリンイオン打込みをし、バイポ
ーラトランジスタのコレクタ領域となるＮウェル８−３
、およびＰＭＯ８のチャネル層となるＮウェル８−４を
形成する［同図（ａ）］。
ＰＭＯ８のチャネル層となるＮウェルを形成するために
、エピタキシャル層５４に１２５Ｋ ｅ Ｖ、 ２
Ｘ １０１２／ｃｍ２のリンイオン打込みをし、バイポ
ーラトランジスタのコレクタ領域となるＮウェル８−３
、およびＰＭＯ８のチャネル層となるＮウェル８−４を
形成する［同図（ａ）］。
その後、小信号領域で動作するバイポーラトランジスタ
５１のコレクタ濃度のみを高くするために、大信号領域
で動作するバイポーラトランジスタ５２およびＰＭＯ３
５３をホトレジスト５５でカバーした後、１２５ＫｅＶ
、１．８ｘ１０１３／ｃｍ２のリンイオン打込みをし、
高不純物濃度のＮウェル８−５を形成する［同図（ｂ）
］。
５１のコレクタ濃度のみを高くするために、大信号領域
で動作するバイポーラトランジスタ５２およびＰＭＯ３
５３をホトレジスト５５でカバーした後、１２５ＫｅＶ
、１．８ｘ１０１３／ｃｍ２のリンイオン打込みをし、
高不純物濃度のＮウェル８−５を形成する［同図（ｂ）
］。
以上が、コレクタ濃度を決定するＮウェルのイオン打ち
込み条件である。
込み条件である。
その後、１０００℃、９０分の水蒸気酸化でフィールド
酸化膜３１を５０００人の厚さに形成して素子分離を行
ない、ベース領域６３は、３０Ｋｅ Ｖ、 １ 、
５ Ｘ １０１４／ｃｄ（Ｄ；ｈつ素イ；ｌｒ’打込ミ
で形成した。
酸化膜３１を５０００人の厚さに形成して素子分離を行
ない、ベース領域６３は、３０Ｋｅ Ｖ、 １ 、
５ Ｘ １０１４／ｃｄ（Ｄ；ｈつ素イ；ｌｒ’打込ミ
で形成した。
エミッタ領域６２は、エミッタ開口部形成後、８０Ｋｅ
Ｖ、５Ｘ１０１５／ｃ−のヒ素イオン打込みで形成した
。ベース６３を形成するイオン打込み工程の後の不純物
分布を調整する熱処理は、９５０℃、４０分の条件で行
なった［同図（Ｃ）］。
Ｖ、５Ｘ１０１５／ｃ−のヒ素イオン打込みで形成した
。ベース６３を形成するイオン打込み工程の後の不純物
分布を調整する熱処理は、９５０℃、４０分の条件で行
なった［同図（Ｃ）］。
このように、従来同一の条件で形成されていた、バイポ
ーラトランジスタ５１のコレクタ領域と、ＭＯＳトラン
ジスタ５３のうち、チャネル層の導電型が、前記バイポ
ーラトランジスタのコレクタ領域の導電型と同一である
ＭＯＳトランジスタ５３のチャネル層とを別々に形成し
、前記コレク夕領域の不純物濃度を、チ♀ネル層の不純
物濃度よりも高くすれば、ＢｉＣＭＯ３ＬＳＩの動作速
度を向上させることができる。
ーラトランジスタ５１のコレクタ領域と、ＭＯＳトラン
ジスタ５３のうち、チャネル層の導電型が、前記バイポ
ーラトランジスタのコレクタ領域の導電型と同一である
ＭＯＳトランジスタ５３のチャネル層とを別々に形成し
、前記コレク夕領域の不純物濃度を、チ♀ネル層の不純
物濃度よりも高くすれば、ＢｉＣＭＯ３ＬＳＩの動作速
度を向上させることができる。
さらに、バイポーラトランジスタ同士であっても、小信
号領域で動作するバイポーラトランジスタ５１のコレク
タ濃度と、大信号領域で動作するバイポーラトランジス
タ５２のコレクタ濃度とを別々に設定し、前記小信号領
域で動作するバイポーラトランジスタ５１のコレクタ濃
度を、大信号領域で動作するバイポーラトランジスタ５
２のコレクタ濃度よりも高くすれば、コレクタ・エミッ
タ間の耐圧を低下させること無＜ＢｉＣＭＯ３ＬＳＩの
動作速度を向上させることができる。
号領域で動作するバイポーラトランジスタ５１のコレク
タ濃度と、大信号領域で動作するバイポーラトランジス
タ５２のコレクタ濃度とを別々に設定し、前記小信号領
域で動作するバイポーラトランジスタ５１のコレクタ濃
度を、大信号領域で動作するバイポーラトランジスタ５
２のコレクタ濃度よりも高くすれば、コレクタ・エミッ
タ間の耐圧を低下させること無＜ＢｉＣＭＯ３ＬＳＩの
動作速度を向上させることができる。
第１図は、上記した製造条件で製造したバイポーラトラ
ンジスタの不純物分布を表した図である。
ンジスタの不純物分布を表した図である。
同図において、点線はコレクタ濃度を高くしたバイポー
ラトランジスタの不純物分布、実線は通常のコレクタ濃
度を有するバイポーラトランジスタの不純物分布をそれ
ぞれ表し、とくに、４１はエミッタ領域、４２はベース
領域、４３はコレクタ濃度を高くしたバイポーラトラン
ジスタのコレクタ領域、４４はＭＯＳトランジスタのチ
ャネル層および通常のコレクタ濃度を有するバイポーラ
トランジスタのコレクタ領域の不純物分布を表している
。
ラトランジスタの不純物分布、実線は通常のコレクタ濃
度を有するバイポーラトランジスタの不純物分布をそれ
ぞれ表し、とくに、４１はエミッタ領域、４２はベース
領域、４３はコレクタ濃度を高くしたバイポーラトラン
ジスタのコレクタ領域、４４はＭＯＳトランジスタのチ
ャネル層および通常のコレクタ濃度を有するバイポーラ
トランジスタのコレクタ領域の不純物分布を表している
。
同図より分るように、小信号領域で動作するバイポーラ
トランジスタのコレクタ濃度は約１×１０１７／ｃＩｆ
３であり、大信号領域で動作するバイポーラトランジス
タのコレクタおよびＭＯＳトランジスタのチャンネル層
濃度は約Ｉ Ｘ １０１６／ｃｍ−３であった。
トランジスタのコレクタ濃度は約１×１０１７／ｃＩｆ
３であり、大信号領域で動作するバイポーラトランジス
タのコレクタおよびＭＯＳトランジスタのチャンネル層
濃度は約Ｉ Ｘ １０１６／ｃｍ−３であった。
さらに、このような製造条件によって形成されたバイポ
ーラトランジスタの遮断周波数Ｆｔは、大信号領域で動
作するバイポーラトランジスタが５ＧＨｚであったのに
対して、コレクタ濃度を高くした小信号領域で動作する
バイポーラトランジスタでは８ＧＨｚとなり、約６０％
向上した。
ーラトランジスタの遮断周波数Ｆｔは、大信号領域で動
作するバイポーラトランジスタが５ＧＨｚであったのに
対して、コレクタ濃度を高くした小信号領域で動作する
バイポーラトランジスタでは８ＧＨｚとなり、約６０％
向上した。
さらに、このトランジスタをＤＲＡＭ ＬＳＩに適用
した場合、ＤＲＡＭの遅延時間を３５ｎｓから′２８ｎ
ｓへと短縮することができた。
した場合、ＤＲＡＭの遅延時間を３５ｎｓから′２８ｎ
ｓへと短縮することができた。
（発明の効果）
上記したように、ＢｉＣＭＯ５ＬＳＩにおいて、バイポ
ーラトランジスタのコレクタ領域の不純物濃度を、ＭＯ
Ｓトランジスタのチャネル層の不純物濃度より高くすれ
ば、その動作速度を速くすることができる。
ーラトランジスタのコレクタ領域の不純物濃度を、ＭＯ
Ｓトランジスタのチャネル層の不純物濃度より高くすれ
ば、その動作速度を速くすることができる。
さらに、小信号領域で動作するバイポーラトランジスタ
と、大信号領域で動作するバイポーラトランジスタとが
同一基板上に形成されたＩＣにおいて、小信号領域で動
作するバイポーラトランジスタのコレクタ濃度のみを高
くすれば、コレクタ・エミッタ間の耐圧を低下させるこ
と無く、その動作速度を向上させることができる。
と、大信号領域で動作するバイポーラトランジスタとが
同一基板上に形成されたＩＣにおいて、小信号領域で動
作するバイポーラトランジスタのコレクタ濃度のみを高
くすれば、コレクタ・エミッタ間の耐圧を低下させるこ
と無く、その動作速度を向上させることができる。
第１図は本発明を適用したＢｉＣＭＯ３ＬＳＩの不純物
分布を示した図である。 第２図は本発明が適用されるＢｉＣＭＯ８ＬＳＩの断面
図である。 第３図は、バイポーラトランジスタの、遮断周波数とコ
レコタ濃度との関係を示した図である。 第４図は本発明が適用されるＤＲＡＭの構造を示した模
式図である。 第５図はコレコタ濃度の増大によって中性ベース幅が減
少する様子を示した模式図である。 第６図は本発明を適用したＢｉＣＭＯ３ＬＳＩの製造方
法を示した断面図である。 １・・・エミッタ、２・・・ベース、３・・・コレクタ
、１５・・・入力回路、１６・・・デコーダ、１７・・
・ワード線ドライバ、１８・・・メモリセル、１９・・
・センスアンプ、２０・・・出力回路、４１・・・エミ
ッタ領域の不純物分布、４２・・・ベース領域の不純物
分布、４３゜４４・・・コレクタ領域の不純物分布
分布を示した図である。 第２図は本発明が適用されるＢｉＣＭＯ８ＬＳＩの断面
図である。 第３図は、バイポーラトランジスタの、遮断周波数とコ
レコタ濃度との関係を示した図である。 第４図は本発明が適用されるＤＲＡＭの構造を示した模
式図である。 第５図はコレコタ濃度の増大によって中性ベース幅が減
少する様子を示した模式図である。 第６図は本発明を適用したＢｉＣＭＯ３ＬＳＩの製造方
法を示した断面図である。 １・・・エミッタ、２・・・ベース、３・・・コレクタ
、１５・・・入力回路、１６・・・デコーダ、１７・・
・ワード線ドライバ、１８・・・メモリセル、１９・・
・センスアンプ、２０・・・出力回路、４１・・・エミ
ッタ領域の不純物分布、４２・・・ベース領域の不純物
分布、４３゜４４・・・コレクタ領域の不純物分布
Claims (4)
- （１）同一基板上に、複数のバイポーラトランジスタを
有する半導体装置において、 前記バイポーラトランジスタのコレクタ領域の不純物濃
度は、小信号領域で動作するバイポーラトランジスタの
コレクタ領域の方が、大信号領域で動作するバイポーラ
トランジスタのコレクタ領域よりも高いことを特徴とす
る半導体装置。 - （２）同一基板上に、バイポーラトランジスタとＭＯＳ
トランジスタとを有する半導体装置において、 前記バイポーラトランジスタのコレクタ領域の不純物濃
度と前記ＭＯＳトランジスタのチャネル層の不純物濃度
とが、相異なることを特徴とする半導体装置。 - （３）前記バイポーラトランジスタのコレクタ領域の不
純物濃度が、前記ＭＯＳトランジスタのチャネル層の不
純物濃度より高いことを特徴とする特許請求の範囲第２
項記載の半導体装置。 - （４）前記ＭＯＳトランジスタは、そのチャネル層の導
電型が、前記バイポーラトランジスタのコレクタ領域の
導電型と同一であることを特徴とする特許請求の範囲第
２項または第３項記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63006481A JPH01186673A (ja) | 1988-01-14 | 1988-01-14 | 半導体装置 |
| US07/253,666 US5121185A (en) | 1987-10-09 | 1988-10-05 | Monolithic semiconductor IC device including blocks having different functions with different breakdown voltages |
| KR1019880013159A KR970006220B1 (ko) | 1987-10-09 | 1988-10-08 | 다른 항복전압과 다른 기능을 갖는 블록을 포함하는 모노리식 반도체 ic장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63006481A JPH01186673A (ja) | 1988-01-14 | 1988-01-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01186673A true JPH01186673A (ja) | 1989-07-26 |
Family
ID=11639666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63006481A Pending JPH01186673A (ja) | 1987-10-09 | 1988-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01186673A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6566217B1 (en) | 1996-01-16 | 2003-05-20 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing process for semiconductor device |
| JP2006196914A (ja) * | 1993-09-27 | 2006-07-27 | Sgs Thomson Microelettronica Spa | 集積回路の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4852382A (ja) * | 1971-11-01 | 1973-07-23 | ||
| JPS4979479A (ja) * | 1972-12-06 | 1974-07-31 | ||
| JPS58212159A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPS59177960A (ja) * | 1983-03-28 | 1984-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1988
- 1988-01-14 JP JP63006481A patent/JPH01186673A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4852382A (ja) * | 1971-11-01 | 1973-07-23 | ||
| JPS4979479A (ja) * | 1972-12-06 | 1974-07-31 | ||
| JPS58212159A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPS59177960A (ja) * | 1983-03-28 | 1984-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196914A (ja) * | 1993-09-27 | 2006-07-27 | Sgs Thomson Microelettronica Spa | 集積回路の製造方法 |
| US6566217B1 (en) | 1996-01-16 | 2003-05-20 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing process for semiconductor device |
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