JPS5887873A - 絶縁ゲ−ト形半導体装置 - Google Patents
絶縁ゲ−ト形半導体装置Info
- Publication number
- JPS5887873A JPS5887873A JP56185436A JP18543681A JPS5887873A JP S5887873 A JPS5887873 A JP S5887873A JP 56185436 A JP56185436 A JP 56185436A JP 18543681 A JP18543681 A JP 18543681A JP S5887873 A JPS5887873 A JP S5887873A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- layer
- semiconductor
- insulating film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
Landscapes
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特に縦形Ｍ （Ｊ Ｓ ｌ” Ｉ
・）１゛索子とそのケート保護素子とを有する絶縁ゲー
ト形牛導体装宜に関する。
・）１゛索子とそのケート保護素子とを有する絶縁ゲー
ト形牛導体装宜に関する。
パワー用縦形Ｍ Ｑ Ｓ Ｆト： ｉ’は例えば第１図
に示すように、Ｎ” Ｎ型別半導体基体１をドレインと
し、このＮ型基体の一部にＰ型領域２を形成し、このＰ
型領域２０弐而の一部にＮ″型頒域３を設けてドレイン
とし７、ソース・ドレイン間のＰｍ領域表面をナヤ不ル
部としてこの上に絶縁膜（別０□）４を介してメツシー
状の多結計Ｓｉゲー叫・５を設けた楠造である。Ｍ Ｕ
Ｓ ？’ Ｅ ｉ’を外部１ノージ笥圧から保論する
ための保饅累すとして使米は王としてＭ ＯＳ Ｌ”ト
ｃ ｌ’と＋＝＋−ｉ杓甲ｉｖ￥！Ｖすし）才′＋りＰ
Ｎ Ｐ徽侶ダイオードを用いていたが、基板がドレイ
ン領域として動作する縦形Ｍ ＯＳ ｌ＋” ＥＴｏ＞
場合には富生トランジスタによるザイリスタ動作へ・／
：１−Ｕ″（破壊するなどの実用−ヒの障害がある。こ
のため、この種の保護素子ｙ Ｄｖｌｏ ８ Ｆ Ｅ
Ｔ ４板と分離された絶ｍ膜上に設ける構造が提案さね
ているっ本願出願人においては第１図、第２図に示すよ
うにＭＱ８Ｆ’ＥＴ、ｉ５周周辺Ｓｉ０２）１Ｍ６’に
弁じで多結晶８１層７（多結晶Ｓｉゲートを利用）を形
成し、この多結晶８Ｉ層に不純物選択拡散によりループ
状のＰ層（７ａ）とこれに内側と外側で接するＮ″層７
ｂ、７ｃｙ形成し、第３図に示すようにバック・ツウ・
バック（へＰ−ＰＮ接曾）による〜１゜５ＦＥＴ保ｆｉ
ダイオードを構成していた。この場合、第２図に示すよ
５ ＶＣ〜１０ Ｓ Ｆ ｋ’、 Ｔ基板上におい又上
記保膿ダイオードの外側のＮ＋層７ｃはソースＳ［接続
されるとともに内側のＮ” ｌ曽７ ｂ ｖｃ多結晶Ｓ
ｉゲート（１が一体に接続された形でＮ″ＰＮ＋ＰＮ＋
接合かへ４ Ｑ Ｓ Ｆ ＥＴ基板の外用にそって形成
される− このような構造ではイ’４Ｎψダイオードの
基体に占める面積の割合が大きいものとなり、チップサ
イズを小さくしようとすれば保護素子のＮ”ＰＮ＋接合
半導体層が微細化Ｌ７、レイアウトが山難となるととも
に、歩留り低下、′原価上列、の原因ともなった。
に示すように、Ｎ” Ｎ型別半導体基体１をドレインと
し、このＮ型基体の一部にＰ型領域２を形成し、このＰ
型領域２０弐而の一部にＮ″型頒域３を設けてドレイン
とし７、ソース・ドレイン間のＰｍ領域表面をナヤ不ル
部としてこの上に絶縁膜（別０□）４を介してメツシー
状の多結計Ｓｉゲー叫・５を設けた楠造である。Ｍ Ｕ
Ｓ ？’ Ｅ ｉ’を外部１ノージ笥圧から保論する
ための保饅累すとして使米は王としてＭ ＯＳ Ｌ”ト
ｃ ｌ’と＋＝＋−ｉ杓甲ｉｖ￥！Ｖすし）才′＋りＰ
Ｎ Ｐ徽侶ダイオードを用いていたが、基板がドレイ
ン領域として動作する縦形Ｍ ＯＳ ｌ＋” ＥＴｏ＞
場合には富生トランジスタによるザイリスタ動作へ・／
：１−Ｕ″（破壊するなどの実用−ヒの障害がある。こ
のため、この種の保護素子ｙ Ｄｖｌｏ ８ Ｆ Ｅ
Ｔ ４板と分離された絶ｍ膜上に設ける構造が提案さね
ているっ本願出願人においては第１図、第２図に示すよ
うにＭＱ８Ｆ’ＥＴ、ｉ５周周辺Ｓｉ０２）１Ｍ６’に
弁じで多結晶８１層７（多結晶Ｓｉゲートを利用）を形
成し、この多結晶８Ｉ層に不純物選択拡散によりループ
状のＰ層（７ａ）とこれに内側と外側で接するＮ″層７
ｂ、７ｃｙ形成し、第３図に示すようにバック・ツウ・
バック（へＰ−ＰＮ接曾）による〜１゜５ＦＥＴ保ｆｉ
ダイオードを構成していた。この場合、第２図に示すよ
５ ＶＣ〜１０ Ｓ Ｆ ｋ’、 Ｔ基板上におい又上
記保膿ダイオードの外側のＮ＋層７ｃはソースＳ［接続
されるとともに内側のＮ” ｌ曽７ ｂ ｖｃ多結晶Ｓ
ｉゲート（１が一体に接続された形でＮ″ＰＮ＋ＰＮ＋
接合かへ４ Ｑ Ｓ Ｆ ＥＴ基板の外用にそって形成
される− このような構造ではイ’４Ｎψダイオードの
基体に占める面積の割合が大きいものとなり、チップサ
イズを小さくしようとすれば保護素子のＮ”ＰＮ＋接合
半導体層が微細化Ｌ７、レイアウトが山難となるととも
に、歩留り低下、′原価上列、の原因ともなった。
本発明は上ｉピし１こ欠点を取り除く１こめになされム
ニものであり、での目的は静′Ｎ１破壊防」１． Ｖ（
−７’ｔ４オ（ｌな縦形〜ｌ Ｏｈ ｌ＋’ Ｅｉ’の
提ｔ（にある。
ニものであり、での目的は静′Ｎ１破壊防」１． Ｖ（
−７’ｔ４オ（ｌな縦形〜ｌ Ｏｈ ｌ＋’ Ｅｉ’の
提ｔ（にある。
第４図、第５図に本発明によ４）惺６☆タイオード縦形
Ｍ □ Ｓ Ｉ＋’ ＩＩ； Ｔの原坤的構造が示され
る。
Ｍ □ Ｓ Ｉ＋’ ＩＩ； Ｔの原坤的構造が示され
る。
同図において、］はＭ Ｏｉ’ Ｐ １４１”のドレイ
ンとなるＮ型りＩ＆板、２はＰ型拡散層、３はへ“型拡
散ドレイン、４はゲート絶縁膜とな７）薄い８１０゜膜
、５は多結晶８ｉケート、６はフィールド絶縁層となる
厚いＳ＋０２膜であり、これらにより縦形ＭＯｓ ｉ’
Ｅ Ｔが構成される。この絶縁膜＋１−ににＭＯＳ
ｋ’ Ｅ Ｔ保護タイオートとなる多結晶８１層が形成
される。コ（’）絶縁＃ ６６−１−ＶＣＯＳ Ｆ Ｉ
ｒ； Ｔｉｅタイオードとなる多結晶８１層が形成され
る。この多結晶Ｓ１層は第５図ＶＣ示すようＶＣループ
状に形成されたＰ型拡散Ｓ１層７ａとこ才１と内側及び
外ｉｌｌ！でＰＮ接曾を介して隣接するＮ１型拡散８１
１帖７Ｃ，７ｂとから成る。上記保瑣ダイオードとなる
多結晶Ｓ１層７はＩ’ｖ＋ Ｑ Ｓ ＪＩ’ Ｅｉ”の
メノン、状多結晶Ｓ１ゲート５と同一工程で絶縁膜６上
に形成されろものであるかＭ ＯＳ Ｆ Ｅ ’Ｉ”と
は別個の位置に、すなわち、第４図に示すように多結晶
Ｓ１ゲート５とは切り離して形成される。そして保論ダ
イオードとなる多結晶Ｓｉ層のうち、内側のＮ＋型型数
散層７ｂＡ１配線δ′をプｒして１＼４０ Ｓ Ｆ Ｂ
Ｔのゲートに接続され、外側のへ＋ル拡散Ｓ１層７ｃ
はＡ−ｅ配線８馨介してソー２笥惨に接続される。
ンとなるＮ型りＩ＆板、２はＰ型拡散層、３はへ“型拡
散ドレイン、４はゲート絶縁膜とな７）薄い８１０゜膜
、５は多結晶８ｉケート、６はフィールド絶縁層となる
厚いＳ＋０２膜であり、これらにより縦形ＭＯｓ ｉ’
Ｅ Ｔが構成される。この絶縁膜＋１−ににＭＯＳ
ｋ’ Ｅ Ｔ保護タイオートとなる多結晶８１層が形成
される。コ（’）絶縁＃ ６６−１−ＶＣＯＳ Ｆ Ｉ
ｒ； Ｔｉｅタイオードとなる多結晶８１層が形成され
る。この多結晶Ｓ１層は第５図ＶＣ示すようＶＣループ
状に形成されたＰ型拡散Ｓ１層７ａとこ才１と内側及び
外ｉｌｌ！でＰＮ接曾を介して隣接するＮ１型拡散８１
１帖７Ｃ，７ｂとから成る。上記保瑣ダイオードとなる
多結晶Ｓ１層７はＩ’ｖ＋ Ｑ Ｓ ＪＩ’ Ｅｉ”の
メノン、状多結晶Ｓ１ゲート５と同一工程で絶縁膜６上
に形成されろものであるかＭ ＯＳ Ｆ Ｅ ’Ｉ”と
は別個の位置に、すなわち、第４図に示すように多結晶
Ｓ１ゲート５とは切り離して形成される。そして保論ダ
イオードとなる多結晶Ｓｉ層のうち、内側のＮ＋型型数
散層７ｂＡ１配線δ′をプｒして１＼４０ Ｓ Ｆ Ｂ
Ｔのゲートに接続され、外側のへ＋ル拡散Ｓ１層７ｃ
はＡ−ｅ配線８馨介してソー２笥惨に接続される。
なおこれらＡ４配線８，８は多結晶Ｓ １層の上に形成
された層間絶縁膜、例えばＰ８ＧｔｌＪン・シリケート
・ガラス）９上を延在して各１１極に接続されることに
なる。
された層間絶縁膜、例えばＰ８ＧｔｌＪン・シリケート
・ガラス）９上を延在して各１１極に接続されることに
なる。
このような本発明によれは、多結晶Ｓ１層を使用するバ
ック・ツウ・バック保護タイオートにおいて、ループ状
ＰＮ接合を有する多結晶８１層がＭ ＯＳ Ｆ Ｅ Ｔ
の多結晶Ｓｉゲートやソース１１極と独立して形成され
ているために、保瞳ダイオードをＭ ＯＳ Ｆ ＥＴ基
板の任意な位置に形成することができ、これまでのよう
に基板周辺にそって細長いＮＰＮ接合を設ける場合に比
して太きさや形状ヶ自由に選ぶことがｂ」能でレイアウ
トも極めて容易である。このような保護タイオート付・
ゲート・ソース間に並列に設けることで静電破壊に対し
有効に防止できる。又、本発明によれば保睦ダ・ｆオー
ドのレイアウトの自由度を増し、チップの面積効率が２
０〜３０％と向、Ｊ−、−ｆるとともに歩留りか向上し
、かつコスト低減ケ実現できる２゜本発明は多結晶８１
グー）Ｙ！する全てのＭ（ＪＳ ｌ” １噸；′■゛、
七の他の構造の〜ｌ Ｑ Ｓ １！” Ｉ−７１”にｊ
〜川できるもので夛）る。
ック・ツウ・バック保護タイオートにおいて、ループ状
ＰＮ接合を有する多結晶８１層がＭ ＯＳ Ｆ Ｅ Ｔ
の多結晶Ｓｉゲートやソース１１極と独立して形成され
ているために、保瞳ダイオードをＭ ＯＳ Ｆ ＥＴ基
板の任意な位置に形成することができ、これまでのよう
に基板周辺にそって細長いＮＰＮ接合を設ける場合に比
して太きさや形状ヶ自由に選ぶことがｂ」能でレイアウ
トも極めて容易である。このような保護タイオート付・
ゲート・ソース間に並列に設けることで静電破壊に対し
有効に防止できる。又、本発明によれば保睦ダ・ｆオー
ドのレイアウトの自由度を増し、チップの面積効率が２
０〜３０％と向、Ｊ−、−ｆるとともに歩留りか向上し
、かつコスト低減ケ実現できる２゜本発明は多結晶８１
グー）Ｙ！する全てのＭ（ＪＳ ｌ” １噸；′■゛、
七の他の構造の〜ｌ Ｑ Ｓ １！” Ｉ−７１”にｊ
〜川できるもので夛）る。
第１図は本願出願人によるこれまでの保護タイオート伺
き縦形Ｍ Ｑ ８ Ｆ ＩＩ】’Ｉｔ’の−Ｓ縦断面図
、第２図は０）１図の保護メイオード付きＭ ＯＳ１！
’ ＩＩ； Ｔをモデル化しｊこ刷祝図、第３図は保ｉ
ｔ＊ダイオード付きＭ （Ｊ Ｓ ＦＥＴの等価回路図
で矛）ろ。第４図は本発明による保護タイオート付きＭ
ＯＳ ＦＥｉ’の−ｍ縦断面図、第５図は第４図の保
護タイオート付きＭ ＯＳ Ｆ Ｉ！Ｈ’ｌ’をモデル
化した可視図である。 １ Ｎ型 ８１！ イｙ 、 ２−Ｐｊｌ ノ
ｃ１、 ３ ・＝Ｎ ″ ２９νソース、４ ゲート
絶縁膜、６・・多結己ｓ１ゲート、６ ・−７イールド
Ｐ３縁膜、７（７ａ、７ｂ、７ｃ）−・保護ダイオード
、８・・Ａ−１３配縁、９・層間絶縁膜。 代理人 弁理士 薄 出 オＵ 辛 （力 第 １ 図
き縦形Ｍ Ｑ ８ Ｆ ＩＩ】’Ｉｔ’の−Ｓ縦断面図
、第２図は０）１図の保護メイオード付きＭ ＯＳ１！
’ ＩＩ； Ｔをモデル化しｊこ刷祝図、第３図は保ｉ
ｔ＊ダイオード付きＭ （Ｊ Ｓ ＦＥＴの等価回路図
で矛）ろ。第４図は本発明による保護タイオート付きＭ
ＯＳ ＦＥｉ’の−ｍ縦断面図、第５図は第４図の保
護タイオート付きＭ ＯＳ Ｆ Ｉ！Ｈ’ｌ’をモデル
化した可視図である。 １ Ｎ型 ８１！ イｙ 、 ２−Ｐｊｌ ノ
ｃ１、 ３ ・＝Ｎ ″ ２９νソース、４ ゲート
絶縁膜、６・・多結己ｓ１ゲート、６ ・−７イールド
Ｐ３縁膜、７（７ａ、７ｂ、７ｃ）−・保護ダイオード
、８・・Ａ−１３配縁、９・層間絶縁膜。 代理人 弁理士 薄 出 オＵ 辛 （力 第 １ 図
Claims (1)
- １、第１導電型牛導体基体をドレインとし、該半導体基
体表面の一部に第２導電型領域を形成してこの第２導電
型領域衣面σ）一部に第１導電型領域を設けてソースど
し、ソース・トレイン間の第２導電ｍ領域上に絶縁膜を
介し、て設けた半導体層をゲート電極とし、このケート
への電圧によって上記第２導電型領域表面のソース・ド
レイン電流を制御する１界効果半導体素子と、この半導
体素子のゲート電極に対する保護素子とを有する絶縁ゲ
ート形半導体装置であって、前記保護素子は前記基体上
に絶縁膜を介して設けられた半導体層中にループ状の一
導電型不純物導入層とこれと内側及び外側とでｐＮ接合
を弁し７て接する他の４電型不純物導入層として形成さ
れ、これら保神素子を構成する半導体層は前記電界効果
半導体累子上の半導体層とは別個の位置に形成され、上
記外側及び内側の不純物導入層は層間絶縁膜を介して延
在させた導体層によって前記電界効果牛専拝芙子のソー
ス及びゲートに接続さねていイ）ことを特徴とする絶縁
ゲート半導体装１嫁。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185436A JPS5887873A (ja) | 1981-11-20 | 1981-11-20 | 絶縁ゲ−ト形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185436A JPS5887873A (ja) | 1981-11-20 | 1981-11-20 | 絶縁ゲ−ト形半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5887873A true JPS5887873A (ja) | 1983-05-25 |
Family
ID=16170752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56185436A Pending JPS5887873A (ja) | 1981-11-20 | 1981-11-20 | 絶縁ゲ−ト形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887873A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423577A (en) * | 1987-07-20 | 1989-01-26 | Matsushita Electronics Corp | Diode for prevention of electrostatic breakdown |
| US5012313A (en) * | 1987-12-28 | 1991-04-30 | Fuji Electric Co., Ltd. | Insulated gate semiconductor device |
| JPH0472771A (ja) * | 1990-07-13 | 1992-03-06 | Matsushita Electron Corp | Ｍｏｓｆｅｔ |
| US5204988A (en) * | 1990-07-16 | 1993-04-20 | Fuji Electic Co., Ltd. | Mos semiconductor device having a surge protecting element |
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| US6580121B2 (en) * | 2001-01-10 | 2003-06-17 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device containing at least one zener diode provided in chip periphery portion |
| CN112802840A (zh) * | 2021-04-08 | 2021-05-14 | 成都蓉矽半导体有限公司 | 一种具有过温关断功能的碳化硅mosfet |
-
1981
- 1981-11-20 JP JP56185436A patent/JPS5887873A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423577A (en) * | 1987-07-20 | 1989-01-26 | Matsushita Electronics Corp | Diode for prevention of electrostatic breakdown |
| US5012313A (en) * | 1987-12-28 | 1991-04-30 | Fuji Electric Co., Ltd. | Insulated gate semiconductor device |
| JPH0472771A (ja) * | 1990-07-13 | 1992-03-06 | Matsushita Electron Corp | Ｍｏｓｆｅｔ |
| US5204988A (en) * | 1990-07-16 | 1993-04-20 | Fuji Electic Co., Ltd. | Mos semiconductor device having a surge protecting element |
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| US6580121B2 (en) * | 2001-01-10 | 2003-06-17 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device containing at least one zener diode provided in chip periphery portion |
| CN112802840A (zh) * | 2021-04-08 | 2021-05-14 | 成都蓉矽半导体有限公司 | 一种具有过温关断功能的碳化硅mosfet |
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