JPS5889891A - 電子部品の混成形実装基板 - Google Patents
電子部品の混成形実装基板Info
- Publication number
- JPS5889891A JPS5889891A JP18695681A JP18695681A JPS5889891A JP S5889891 A JPS5889891 A JP S5889891A JP 18695681 A JP18695681 A JP 18695681A JP 18695681 A JP18695681 A JP 18695681A JP S5889891 A JPS5889891 A JP S5889891A
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- JP
- Japan
- Prior art keywords
- electronic component
- chip
- board
- land
- solder
- Prior art date
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- Pending
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、リード線付電子部品と、リード麿′Ｉｋ：
有しない回路素子を実装するときの実装基板に係わ”）
、％に、リードｌＩｔ有しない回路素子を半田付けする
ときのランドの形状に関するものである。
有しない回路素子を実装するときの実装基板に係わ”）
、％に、リードｌＩｔ有しない回路素子を半田付けする
ときのランドの形状に関するものである。
リード線付電子部品と、リードａｔ−有しない回路素子
（以下、チップ状電子部品という）を基板に実装し、電
子回路な形成する方法の一つに下記のような二度ディッ
プ法がある。
（以下、チップ状電子部品という）を基板に実装し、電
子回路な形成する方法の一つに下記のような二度ディッ
プ法がある。
まず、第１図に示すように、リード縁付電子部品ｔＶ、
配線回路が形成しである基板２に自動挿入機又は手差し
で挿入し、半田デイツプ槽３で半田付けすると共に、前
記リード線付電子部品１のリードｉＩＹ：カット４する
第一工程と、次に第二工程として、基板２馨裏返してチ
ップ状電子部品５を配線回路？〕所定個所に固定し、さ
らにチップ状颯子部品ＳＹ：半田ディップ槽、６でもう
一艮午田付けする。
配線回路が形成しである基板２に自動挿入機又は手差し
で挿入し、半田デイツプ槽３で半田付けすると共に、前
記リード線付電子部品１のリードｉＩＹ：カット４する
第一工程と、次に第二工程として、基板２馨裏返してチ
ップ状電子部品５を配線回路？〕所定個所に固定し、さ
らにチップ状颯子部品ＳＹ：半田ディップ槽、６でもう
一艮午田付けする。
このような実装方法は、リード縞付を子部品１を半田付
けする第一回目の半田処理で、基板２の配線回路に予備
半田が行われることになるので、この配線回路に形成し
であるチップ状電子部品Ｓのランドにも半田が付着する
。そのため、第二回目の半田処理で半田付けされるチッ
プ状電子部品５０半田付は性が良好になるという大きな
メリツトがある。
けする第一回目の半田処理で、基板２の配線回路に予備
半田が行われることになるので、この配線回路に形成し
であるチップ状電子部品Ｓのランドにも半田が付着する
。そのため、第二回目の半田処理で半田付けされるチッ
プ状電子部品５０半田付は性が良好になるという大きな
メリツトがある。
しかし、１ｓ２＠に拡大して示すように、基板２の配線
回路側に形成されているチップ収電子部品ｓｔ半田付け
するランド７、 ７には、半一層Ｓが盛り上がった状態
で付着する。
回路側に形成されているチップ収電子部品ｓｔ半田付け
するランド７、 ７には、半一層Ｓが盛り上がった状態
で付着する。
そのため、この半ｍｍ＠の上に搭載するチップ状電子部
品５と、基板２の間隔りが０．５〜１閣位になるので、
チップ電子部品Ｓをランド１．１の所定位置に固定（通
常接着剤など７ｃｍ定する）さ−せることが困難になり
、その作業性が悪くなると共に、例えはチップ収電子部
品ｓｔ’機械によって自動搭載するときは、半田層Ｓの
盛上り部分でチップ状電子部品５０両端が圧迫され、チ
ップ状電子部品５０本体にヒビ割れなどが生じ、部品の
信頼性が低下するという欠点があった。
品５と、基板２の間隔りが０．５〜１閣位になるので、
チップ電子部品Ｓをランド１．１の所定位置に固定（通
常接着剤など７ｃｍ定する）さ−せることが困難になり
、その作業性が悪くなると共に、例えはチップ収電子部
品ｓｔ’機械によって自動搭載するときは、半田層Ｓの
盛上り部分でチップ状電子部品５０両端が圧迫され、チ
ップ状電子部品５０本体にヒビ割れなどが生じ、部品の
信頼性が低下するという欠点があった。
この発明は、かかる混成形の実装基板においてとに工つ
、前記した欠点な回避できるようにすると共に、半田付
は性の劣化も鋳止したものモある◎以下、この発明の実
装基板について説明する。
、前記した欠点な回避できるようにすると共に、半田付
は性の劣化も鋳止したものモある◎以下、この発明の実
装基板について説明する。
纂３図はこの発明り基板の配−パターンの一実施例を示
したもので、Ｔ、１は前記チップ状電子部品５を半田付
けするためのランド、８．＄は前記したリード線付電子
部品のランドな示す。
したもので、Ｔ、１は前記チップ状電子部品５を半田付
けするためのランド、８．＄は前記したリード線付電子
部品のランドな示す。
チップ状電子部品５０ランド？、Ｔにはその周辺に斜１
で示すようにツルダレジス１１が形成され、このソルダ
レジスト層＄は、・チップ状電子部品５を搭載するラン
ドＴ、７の相対向する備の面積の−Ｓを点線で示すよう
に被覆している。したかつ文、このようなパターン面を
前述した第一工程で半田デツプ槽３に浸すと、第ａｌｌ
（ｂ）に示すようにランド７、 ７の相対向する側に付
着する早出の量は坐なくなり、その側で半田層Ｓの盛上
りも低くなる。そのため、ランド１．１に搭載するチッ
プ状電子部品５と基板２の間隔Ｌｔ−小さくすることが
でき、チップ収電子部品ＳＹ半田７１１８の−１に確実
に乗せることができる。又、チップ状電子部品５を固定
する接着剤８＋の接着！１１度も増加すること、ができ
る。
で示すようにツルダレジス１１が形成され、このソルダ
レジスト層＄は、・チップ状電子部品５を搭載するラン
ドＴ、７の相対向する備の面積の−Ｓを点線で示すよう
に被覆している。したかつ文、このようなパターン面を
前述した第一工程で半田デツプ槽３に浸すと、第ａｌｌ
（ｂ）に示すようにランド７、 ７の相対向する側に付
着する早出の量は坐なくなり、その側で半田層Ｓの盛上
りも低くなる。そのため、ランド１．１に搭載するチッ
プ状電子部品５と基板２の間隔Ｌｔ−小さくすることが
でき、チップ収電子部品ＳＹ半田７１１８の−１に確実
に乗せることができる。又、チップ状電子部品５を固定
する接着剤８＋の接着！１１度も増加すること、ができ
る。
しかも、半田層Ｓの盛上り形状がチップ状電子ｍ晶５の
形に旧って形成されているので、半田層ＳＫよって第二
工程で半田処塩されるときの半田付は性な良好にするこ
とができる。
形に旧って形成されているので、半田層ＳＫよって第二
工程で半田処塩されるときの半田付は性な良好にするこ
とができる。
こりＪ５な利点は、チップ状電子部品５の数が多くなる
と半田付けによる不要化率］１高くなることｔ−考慮す
ると高密度の実装基板では大きな効果といえる。
と半田付けによる不要化率］１高くなることｔ−考慮す
ると高密度の実装基板では大きな効果といえる。
＠４図（ａ）はチップ状電子部品のランドの他の形状を
示したもので、チップ状電子部品５が搭載されるランド
１０．１０は相対向する側の面積Ｒ１が他の部分の面積
Ｒ３に比べて小さくなるように形成したものである。
示したもので、チップ状電子部品５が搭載されるランド
１０．１０は相対向する側の面積Ｒ１が他の部分の面積
Ｒ３に比べて小さくなるように形成したものである。
この場合も前述した第３図のランド１．１と同様な半田
層Ｓが第４哩（ｂ）に示すように付着するので、チップ
状電子Ｓ品〜５の搭載が容易になるとので、′ランド１
１．１１の形状はチップ状電子部品ＳＶＳむ形状に形成
したものである。
層Ｓが第４哩（ｂ）に示すように付着するので、チップ
状電子Ｓ品〜５の搭載が容易になるとので、′ランド１
１．１１の形状はチップ状電子部品ＳＶＳむ形状に形成
したものである。
円層Ｓの形が、第３図、第４＠°と同様に相対向する側
で低くなると同時に、ランド１１，１１のＲ。
で低くなると同時に、ランド１１，１１のＲ。
の部分でチップ状電子部品５０一方向においても、側壁
に沿った形になるので、早出の盛上りがよりチップ状電
子部品５の形に一致し、チップ状電子部品５の搭載が確
実に行われると共に、半田付は性の一向上が計れる。
に沿った形になるので、早出の盛上りがよりチップ状電
子部品５の形に一致し、チップ状電子部品５の搭載が確
実に行われると共に、半田付は性の一向上が計れる。
以上説明したように、この発明の混成形の実装基板は、
リードレス回路素子を搭載する配線ｗＵｍのランド部の
形状ｔ、第一工程で施行される予備牛田によって必畳以
上に早出が盛り上からないような形状としたので、二度
ディップ法で電子部品を混成実装すると２き、リードレ
ス回路素子の搭載が能率よく行われると共に、自動化も
容易になるという利点な有する。
リードレス回路素子を搭載する配線ｗＵｍのランド部の
形状ｔ、第一工程で施行される予備牛田によって必畳以
上に早出が盛り上からないような形状としたので、二度
ディップ法で電子部品を混成実装すると２き、リードレ
ス回路素子の搭載が能率よく行われると共に、自動化も
容易になるという利点な有する。
第１図は、二度ディップ法による実装基板の説明図、第
２＠は予備半田層とチップ状電子部品の拡大側面図、第
３図（ａ） 、 （ｂ）は二度ゲップ法による実装基
板に形成されるこの発明のチップ状電子部品のランド図
、第４図（ａ）、 （ｂ）、第５図（ａ）。 （ｂ）はこの発明の他の実施例を示すランド図である。 図中、１はリード線付電子部品、２は基板、３は半田デ
イツプ槽、５はＶ−ドレス回路素子（チップ状電子部品
）、６は半田ディラグ槽、？、１０゜１１はランドを示
す。 第１ＷＪ 第２図 第３図 グ グ 非 １４図（ａ）
２＠は予備半田層とチップ状電子部品の拡大側面図、第
３図（ａ） 、 （ｂ）は二度ゲップ法による実装基
板に形成されるこの発明のチップ状電子部品のランド図
、第４図（ａ）、 （ｂ）、第５図（ａ）。 （ｂ）はこの発明の他の実施例を示すランド図である。 図中、１はリード線付電子部品、２は基板、３は半田デ
イツプ槽、５はＶ−ドレス回路素子（チップ状電子部品
）、６は半田ディラグ槽、？、１０゜１１はランドを示
す。 第１ＷＪ 第２図 第３図 グ グ 非 １４図（ａ）
Claims (1)
- リード縞付電子部品奮マウント面から基板に挿入し、半
田ティップ法により前記リード−付電子部品のり一ドＭ
Ｙ、前記基板のパターン面に半田二工程で電子回路を形
成する実装基板において、前記り一ドレス回路素子を半
田付けするランドの相対向する側の面積Ｙ、前記ランド
の他の側の面積に比較し文小さく形成したことを特徴１
する電子部品の混成形実装基板、。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18695681A JPS5889891A (ja) | 1981-11-24 | 1981-11-24 | 電子部品の混成形実装基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18695681A JPS5889891A (ja) | 1981-11-24 | 1981-11-24 | 電子部品の混成形実装基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5889891A true JPS5889891A (ja) | 1983-05-28 |
Family
ID=16197662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18695681A Pending JPS5889891A (ja) | 1981-11-24 | 1981-11-24 | 電子部品の混成形実装基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5889891A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS625679U (ja) * | 1985-06-25 | 1987-01-14 | ||
| JP2016001717A (ja) * | 2014-05-22 | 2016-01-07 | ソニー株式会社 | 回路基板、蓄電装置、電池パックおよび電子機器 |
| JP2020115537A (ja) * | 2019-01-18 | 2020-07-30 | 三菱電機株式会社 | プリント配線板及び電子機器 |
-
1981
- 1981-11-24 JP JP18695681A patent/JPS5889891A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS625679U (ja) * | 1985-06-25 | 1987-01-14 | ||
| JP2016001717A (ja) * | 2014-05-22 | 2016-01-07 | ソニー株式会社 | 回路基板、蓄電装置、電池パックおよび電子機器 |
| US10231339B2 (en) | 2014-05-22 | 2019-03-12 | Murata Manufacturing Co., Ltd. | Circuit board, power storage device, battery pack, and electronic device |
| JP2020115537A (ja) * | 2019-01-18 | 2020-07-30 | 三菱電機株式会社 | プリント配線板及び電子機器 |
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