JPH01200459A - メモリ・インターフエース機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、プロセッサなど複数のメモリ・ユーザ装置ま
たは直接メモリ・アクセス・ユーザあるいはその両方と
メモリとの間のメモリ・インターフェース機構に関する
。

Ｂ、従来技術及び問題点 データ処理システムは一般に、複数のメモリ・ユーザ装
置が共用できるメモリを含む。メモリとメモリ・ユーザ
装置は、複数のワイヤとメモリ動作を制御する関連する
回路とを含むメモリ・インターフェースを介して接続さ
れる。従来技術のシステムでは、メモリ動作は、メモリ
・ユーザ装置によって駆動され、そのためメモリをその
最高速度で使用するととができない。

さらに、従来のインターフェースは柔軟性がなく、シス
テム・メモリを変更したいときメモリ・ユーザ装置に変
更を加えなければならない。

Ｃ０問題点を解決するための手段 本発明の目的は、メモリと少なくとも１つのメモリ・ユ
ーザ装置との間の、記憶性能の効率が高い簡単なメモリ
・インターフェースを提供することにある。

本発明の目的には、システム全体を再設計せずにユーザ
装置をシステムに追加できる、モジュール式のメモリ・
インターフェースを提供することも含まれる。

本発明の目的には、ユーザ装置の動作に重大な影響を与
えずにリフレッシュ動作が実行できるメモリ・インター
フェースを提供することも含まれる。

本発明の目的には、高度の信頼性をもつメモリ・インタ
ーフェースを提供することも含まれる。

本発明によると、複数のメモリ・ユーザ装置と、ユーザ
装置が要求するメモリ読み書き動作を制御するメモリ・
コントローラとの間のメモリ・インターフェース機構は
、アドレス・バス（２０）、！：データ・バス（２２）
を含む。これらのバスは、ユーザ装置が共用し、メモリ
・アドレスをメモリ・コントローラに送り、かつメモリ
から読み取ったデータを受け取り、またはメモリに書き
込むデータを送るためメモリ動作を実行すべく選ばれた
ユーザ装置が使用する。このメモリ・インターフェース
機構はさらに、 一メモリ読取りまたは書込み動作を行なうためにメモリ
に対するアクセスを要求するときユ７ザ装置が活動化さ
せる、ユーザ装置１台につき１本のメモリ要求線（１１
，１２）、 一ユーザ装置が共用し、メモリ転送が完了したとき１台
のユーザ装置が活動化させる最終動作線（３０）、 一ユーザ装置１台につき少なくとも１本のアドレス・ユ
ーザ標識線（１５，１６）、 −ユーザ装置１台につき少なくとも１本のデータ・ユー
ザ標識線（１７，１８）、 一ユーザ装置が共用する少なくとも１本のアドレス・ク
ロック線（２６）、 一ユーザ装置が共用する少なくとも１本のデータ・クロ
ック線（２８）、 を含む。

メモリ・インターフェース制御手段（５）が、メモリ・
コントローラ内にある。この手段は、メモリ要求線の状
況に応じて、１台のユーザ装置の要求を選択し、選択さ
れたユーザ装置がそれぞれアドレス・バス及びデータ・
バスを使用できる時間中に、まず前記の選択されたユー
ザ装置のアドレス・ユーザ標識線を活動化し、次に、前
記の選択されたユーザ装置のデータ・ユーザ標識線を活
動化し、アドレス・クロック線及びデータ・クロック線
を介してアドレス・クロック・パルス信号及びデータ・
クロック・パルス信号を送る。それらのパルス信号は、
アドレス・バス上でのアドレスの転送と、データ・バス
上でのデータの転送のタイミングを合わせる。

ユーザ・インターフェース制御手段（３−１，３−２）
が各ユーザ装置内にある。この手段はユーザ要求線を活
動化して、アドレス・クロック・パルス信号とデータ・
クロック・パルス信号の制御下でアドレス・バス及びデ
ータ・バスを介するメモリの転送を制御する。

Ｄ、実施例 第１図は、メモリ・コントローラ４とユーザｌ及び２と
名付ける第１及び第２のメモリ装置との間のメモリ・イ
ンターフェース線を示す。第１図には２つのユーザ装置
しか示してないが、もっと多くのユーザ装置があっても
よい。

メモリ・コントローラ４は、インターフェース線８上の
制御情報及びデータ情報にしたがってメモリ６へのアク
セスを制御する。メモリ・コントローラ４は、従来の制
御手段（ここでは詳細に説明しない）を含み、メモリ及
びメモリ・インターフェース制御回路５（後で第４図に
関して詳細に説明する）にアクセスして、本発明による
インターフェース線を監視する。

メモリ６は、線９を介してメモリ・コントローラに誤り
指示信号を送る誤り訂正機構（ＦＣＣ）７を備えている
。

インターフェース線８には、すべてのユーザに共通する
点線と各ユーザに特有の実線のものがある。

ユーザに特有の線は、要求線１１と１２、アドレス・ユ
ーザ標識線１５と１６、及びデータ・ユーザ標識線１７
と１８である。

要求１線１１と要求２線１２は、ユーザがメモリ読取り
または書込み転送アクセスを要求するとき、それぞれユ
ーザ１及びユーザ２によって活動化される。

アドレス・ユーザ標識線１５と１６は、それぞれメモリ
・コントローラ４をユーザ１及び２に接続し、メモリ・
インターフェース制御回路５によって活動化される。こ
の線のうち１本は、インターフェースのアドレス・バス
２０及び共通制御線２４．２６及び３０が使用できるこ
とを当該のユーザ１または２に知らせる場合に活動化さ
れる。

データ・ユーザ標識線１７と１８は、それぞれメモリ・
コントローラ４をユーザ１及び２に接続し、メモリ・コ
ントローラ４によって活動化される。この線のうち１本
は、インターフェースのデータ・バス２２が使用できる
ことを当該のユーザ１または２に知らせる。

すべてのユーザに共通な点線インターフェース線は、ア
ドレス・バス線２０１データ・バス線２２、バイト選択
線２４、アドレス・クロック線２６、データ・クロック
線２８及び最終動作線３０である。

アドレス・バス線２０は、１台のユーザ装置がメモリ・
アドレスをメモリ・コントローラ４に送る場合に使用さ
れる。

データ・バス線２２は、メモリに書き込むデータまたは
メモリから読み取るデータを搬送するのに使用される双
方向線である。

本発明の好ましい実施例では、メモリが４バイト・ワー
ドで編成されているが、バイト選択線２４は、書込みモ
ードで、メモリ内のアドレスされたワードのどのバイト
を更新しなければならないかを示す４本の線を含む。こ
の４本の線は読取りモードのときは非活動状態である。

データ・クロック線２８とアドレス・クロック線２６は
、データ・バス２２及びアドレス・バス２０上で動作の
タイミングを合わせるのに使用される、データ・クロッ
ク信号及びアドレス・クロック信号を搬送する。

本発明の好ましい実施例では、ただ１本の要求線、ユー
ザ装置１含当たり１本のアドレス・ユーザ標識線、及び
ただ１本のアドレス・クロック線とデータ・クロック線
があるが、必要に応じてこれらの線を複数本設けること
もできる。たとえば、ＬＳＳＤ技術（レベル走査敏感設
計）を用いて論理回路を設計する場合、２本のアドレス
・クロック線と２本のデータ・クロック線が必要となる
。

ユーザ数の制限は、データ・バス２２及びアドレス・バ
ス２０上へのロードによって左右される。

アドレス・ユーザ標識線及びデータ・ユーザ標識線上の
信号が、ある瞬間にアドレス・バス２０及びデータ・バ
ス２２を専用に使用できるユーザを示す。

ユーザ・インターフェース制御回路３−１　と３−２が
、インターフェース線を監視するため、インターフェー
スのユーザ側に設けられている。この回路については、
後で第３図に関して説明する。

ユーザは、その要求線１１と１２を活動化させテ、メモ
リ動作を開始する。メモリ・コントローラは、ある瞬間
にサービスすべき要求を１つ選択し、どのユーザが選択
されたかに応じて、まずアドレス・ユーザ標識線１５ま
たは１６を、次に、データ・ユーザ標識線１７または１
８を活動化する。バス２０上でのアドレスの転送とバス
２２上でのデータの転送は独立して実行され、メモリ・
コントローラから送られた線２６上のアドレス・クロッ
ク信号及び線２８上のデータ・クロック信号によってタ
イミングが合わされる。選択されたユーザは、アドレス
及びデータ転送カウントを制御し、最終動作線３ｏを活
動化させて転送を終了させ、その後、アドレス・ユーザ
標識線１５または１６及びデータ・ユーザ標識線１７ま
たは１８の非活動化を待ち、新しい要求があればそれを
送る。後で説明するように、選択されたユーザは、誤り
検出及び報告を行なう。

このインターフェースの主な利点は、ユーザ及びメモリ
がそれ自体のクロックをもつことである。

それらは同期する必要はなく、各装置で最高の性能が得
られる速度で動作できる。データはページ・モードで最
高速度でメモリに読み書きされる。すなわち、メモリ動
作を終了させるために次の複数のユーザ・−サイクルを
待つ必要がないので、速度が低下しない。

したがって、ユーザのハードウェア及びソフトウェアを
変更せずに、同じユーザから複数のタイプのメモリ・カ
ード及び様々なメモリ構成が動作できる。メモリからデ
ータを抽出する最高速度がユーザのスループットを越え
ない限り、どのような種類のメモリも使用できる。

このインターフェースにより、ページ・モードでより迅
速にデータを処理し獲得できるという動的メモリの重要
な特徴が最大限に発揮できる。可能なときは常に、デー
タはこの動作モードで読み書きされる。これは、ユーザ
にとってトランスペアレントであり、ユーザはメモリ・
コントローラから線２６を介して各アドレス・クロック
信号が供給されるとき、次の順次アドレスを供給するだ
けでよい。

メモリのりフレッシュ動作もユーザにとってトランスペ
アレントである。ユーザがサービスされている間リフレ
ッシュ動作が必ず必要な場合、メモリ・コントローラは
、線２６と２８を介するクロック信号の供給をしばらく
停止し、リフレッシュの完了時にメモリ動作が再開する
。

メモリの誤り訂正機構７による誤り処理も、ユーザには
トランスペアレントである。リフレッシュ動作の場合の
ように、拡張訂正を実行しなければならないときは、メ
モリ・コントローラは、誤りが訂正されて動作が再開さ
れるまで、線２６と２８を介するクロック信号の供給を
行なわない。

どのようなタイプのメモリ動作も実行でき、バイト選択
線は更新すべきワードの任意のまたはすべてのバイトを
選択することができる。これは、書込み動作がページ・
モードで実行されるとき常に使用でき、データ・バース
ト・メモリ転送の最初と最後の書込み動作は、部分書込
み動作でも完全書込み動作でもよい。

インターフェース回路の説明から明らかになるが、ユー
ザ動作はパイプライン化してもよい。すなわち２つの要
求の境界で、第１のユーザに関するデータ転送が終了す
る前に、第２の要求がサービスされ始める。このため、
全体的なメモリ・スループットが改良される。

次に、インターフェースのユーザ側の回路について説明
する。

第２図は、ユーザ装置の構成図とデータ・フローラ示す
。ユーザ・シーケンサ回路４０（ユーザ装置１にあるも
のと仮定する）は、ユーザ１がらメモリ・アクセスが要
求されたとき、要求１線１１を活動化させる。ユーザ要
求がサービスされるとき、メモリ・コントローラはしか
るべき時にアドレス・ユーザ標識線１５とデータ・ユー
ザ標識線１７を活動化し、ユーザ要求がサービスされる
とき、線２６及び２８を介してアドレス・クロック信号
とデータ・クロック信号を送る。

転送の開始時に、シーケンサ４０は、線４４上の内部ク
ロック信号の制御下で、バス４２を介してアドレス生成
／制御手段４６とデータ制御手段４８に転送パラメータ
Ｐをロードする。

アドレス生成／制御手段４６は、アドレス・カウンタ５
０を含む。アドレス・カウンタ５０は、転送開始時に第
１のメモリ動作が実行される位置を指す開始メモリ・ア
ドレスをロードされる。このカウンタは、次いでアドレ
ス・クロック速度で増分され、こうしてバス２０を介し
てメモリ・アドレスを供給する。

バイト選択レジスタ５２は、読取りモードではすべて不
活動状態になり、書込みモードでは最初と最後の転送中
に特定の値にセットされる信号をバス２４を介して供給
して、更新すべき／＜イトを選択する。ページ・モード
での書込み動作の中間転送中に、バス２４のすべての線
は活動状態になり、アドレスされたワードの４バイトを
選択する。

アドレス転送カウンタ５４は、転送開始時にユーザが要
求したメモリ・アクセスのカウントをロードされ、その
内容がアドレス・クロック速度で減分される。すなわち
、その内容が０に等しくなるとき、線５６上にアドレス
転送終了信号を生成し、線５８上に最終転送信号を生成
する。最終転送信号は線５８を介してバイト選択レジス
タ５２に送られ、先に説明したように、最終転送中にバ
イト選択バス２４のすべてまたはいくつかの線を活動化
させる。

回路４６のカウンタ５０と５４及びレジスタ５２は、線
２６上のアドレス・クロック信号及び線１５上のアドレ
ス・ユーザ標識信号に応答する。

データ制御手段４８は、データ転送カウンタ６０を含む
。カウンタ６０は、ユーザがメモリ動作を要求するとき
メモリ転送カウントをロードされる。次いで、このカウ
ントはデータ・ユーザ標識線１７が活動状態になったと
き、データ・クロック速度で減分され始める。カウンタ
６０は線６２上にデータ転送終了信号を供給する。

線５６上のアドレス転送終了信号と線６０上のデータ転
送終了信号はシーケンサ４０に供給され、シーケンサ４
０は線３０上に最終動作信号を生成する。

メモリに書き込まれるデータまたはメモリから読み取ら
れたデータは、バッファ記憶装置６４に記憶される。カ
ウンタ６６は、その後ユーザがメモリ動作を要求したと
き、転送すべきバーストの記憶装置６４の最初のアドレ
スをロードされるが、その後、データ・ユーザ標識線１
７上の信号が活動状態のとき、データ・クロック速度で
減分されて、各メモリ・アドレスに対応するデータを連
続してロードまたは供給する。

カウンタ６６の出力バス６８は、記憶装置６４のアドレ
スを供給する。データ・バス２２は、メモリ６から読み
取ったデータを記憶装置６４に書き込み（読取りモード
）、または記憶装置６４から読み取ったデータをメモリ
６に書き込むために供給する。

第３八図ないし第３Ｄ図は、アドレス生成／制御回路４
６とデータ制御回路４８ならびに線３０上で最終動作信
号（第３Ｃ図）を生成するシーケンサ４０内の回路とユ
ーザ装置１の一部分である誤り検査回路（第３Ｄ）の詳
細な実施例を示したものである。

すべてのユーザ装置は、第３Ａ図ないし第３Ｃ図に示す
回路と同じ回路を含む。

メモリ転送（読取りまたは書込み）は、ユーザ・シーケ
ンサ４０が転送開始線８０を活動化することによって開
始される。この信号は、ＡＮＤゲート８２の１つの入力
端に送られる。ＡＮＤゲート８２は、アドレス・ユーザ
標識線１５とデータ・ユーザ標識線１７が非活動状態で
あり線８４が活動状態のとき動作するように条件付けら
れている。

線１５と１７上の信号は、インバータ８６と８８を介し
てＡＮＤゲート８２に送られる。ＡＮＤゲート８２の出
力信号は、線９０を介してラッチ９２のセット入力端に
送られる。ラッチ９２のＱ出力線は、ラッチ９６のセッ
ト入力端、ラッチ９２のリセット入力端及び要求線１１
に接続される。ラッチ９６のリセット入力端は転送終了
線９８に接続される。ラッチ９６のＱ出力線１００上の
メモリ・シーケンス信号はメモリ転送中は活動状態であ
る。

ラッチ９６の補数Ｑ出力線は、線８４であり、したがっ
て転送終了線が活動状態のとき動作するようにＡＮＤゲ
ート８２を条件付けて、要求線１１を活動化することに
より、線８０上の新しい転送開始要求がサービスされる
ようにする。

線１１上で要求信号を受け取ると、後で説明するように
、メモリ・コントローラはまずアドレス・ユーザ標識線
１５を活動化し、次にデータ・ユーザ標識線１７を活動
化する。アドレス・クロック信号及びデータ・クロック
信号が線２６及び２８上に供給される。

ラッチ９２と９６は、線４４上の内部クロック信号によ
ってタイミングを合わせられる。ＡＮＤゲート１０２と
１０４に送られる線４２Ａと４２Ｃ上のロード・パルス
の制御下で、パラメータ・バス４２Ｐからアドレス・カ
ウンタ５０、ＢＳレジスタ５２、アドレス転送カウンタ
５４及びデータ転送カウンタ６０に転送パラメータがロ
ードされる。

１４２Ａ上のアドレス・ロード・パルスは、それが存在
するとき動作するようにＡＮＤゲート１０２を条件付け
て、第２図に関して説明したように、バス４２Ｐからア
ドレス・カウンタ５０にアドレス・パラメータを供給さ
せ、レジスタ５２の４つの段をメモリ動作に基づいて選
ばれた値に設定させる。

線４２Ｃ上のカウント・ロード・パルスは、それが存在
するとき動作するようにＡＮＤゲート１０４を条件付け
て、バス４２Ｐからアドレス転送カウンタ及びデータ転
送カウンタ６０にカウント・パラメータを供給させる。

この初期設定段階で、線１０６上でゲートされる内部ク
ロック信号の制御下でカウンタ５０と５４及びレジスタ
５２のロード動作が行なわれる。

カウンタ６０のロード動作は、線１０８上でゲートされ
る内部クロック信号の制御下で行なわれる。

線１０６上の内部クロック信号は、ＯＲゲート１１０、
ＡＮＤゲート１１２及びインバータ１１４によって供給
される。インバータ１１４は、線１５からのアドレス・
ユーザ標識信号を反転させ、こうして線１５が非活動状
態のときＡＮＤゲート１１２の１つの入力端に活動信号
を供給する。ＡＮＤゲート１１２は、動作条件が満たさ
れるとき、線４４からＯＲアゲ−１１０の１つの入力端
に内部クロック信号を供給する。

線１０８上の内部クロック信号は、ＯＲゲート１１６、
ＡＮＤゲート１１８及びインバータ１２０によって供給
される。インバータ１２０は、線１７からのデータ・ユ
ーザ標識信号を反転させ、こうして線１７が非活動状態
のときＡＮＤゲート１１８の１つの入力端に活動信号を
供給する。ＡＮＤゲート１１８は、動作条件が満たされ
るとき、線４４からＯＲゲート１１６の１つの入力端に
内部クロック信号を供給する。

線１５上のアドレス・ユーザ標識信号が活動状態になる
と、アドレス・カウンタ５０の内容がアドレス・クロッ
ク速度で増分される。

ＡＮＤゲート１２２は、線１００上のメモリ・シーケン
ス信号と線１５上のアドレス・ユーザ標識信号が活動状
態のとき動作するように条件付けられている。ＡＮＤゲ
ート１２２は、動作条件が満たされるとき、ＯＲゲート
１１０の入力端にアドレス・ユーザ・クロック信号を送
る。ＯＲアゲ−１１０は、このアドレス・クロック信号
をその出力線１０６を介して供給する。このアドレス・
クロック信号は、線１７上の信号が活動状態のときアド
レス・カウンタの内容を増分させる。アドレス・カウン
タの内容は、ＡＮＤゲート１２４を介してアドレス・バ
ス２０に送られる。ＡＮＤゲート１２４は、線１５上の
信号が活動状態のとき動作するように条件付けられてい
る。

各アドレス・クロック信号が線１０６上でゲートされる
とき、ＢＳレジスタ５２が線２４上にバイト選択信号を
供給する。バイト選択信号は読取り動作では常にゼロで
ある。書込み動作の最初の転送中には、少なくとも１つ
の信号が１であり、中間転送中は、それらはすべて１で
あり、最後の転送中には、少なくとも１つの信号が１で
ある。

最終転送中のレジスタ５２の設定は、ＡＮＤゲート１２
６によって実行される。ＡＮＤゲート１２６は、線５８
上の最終転送信号が活動状態のとき動作して、レジスタ
５２をロードするように条件付けられている。

ＡＮＤゲート１２８の１つの入力端は、アドレス・ユー
ザ標識線１５に接続されており、他の入力端はインバー
タ１３０を介して転送終了線５６に接続されている。Ａ
ＮＤゲート１２８は、アドレス転送中に線１３２上にカ
ウント活動信号を供給し、線１０６上でゲートされるア
ドレス・クロック信号によってカウンタ５４の内容をア
ドレス・クロック速度で減分させる。アドレス・カウン
タ５４の値は復号回路１３４によって復号される。

カウンタ５４の内容が「１」に等しいと分かると、最終
転送線５８上に活動信号が供給される。カウンタ５４の
内容が「０」に等しいと分かると、転送終了線５６上に
活動信号が供給される。

線２８からのデータ・ユーザ・クロック信号は、ＡＮＤ
ゲート１３６とＯＲゲート１１６を介して線１０８上に
ゲートされる。ＡＮＤゲート１３６は、線１７上のデー
タ・ユーザ標識信号が活動化されてデータ・クロック信
号をＯＲゲート１１６の１つの入力端に送るとき動作す
るように条件付けられ、ＯＲゲート１１６はデータ・ク
ロック信号を線１０８上にゲートさせる。

インバータ１４０は、線６２からの転送終了信号を反転
し、データ転送中に活動信号を供給する。

この信号は、線１７からのデータ・ユーザ標識信号と共
にＡＮＤゲート１３８に供給される。ＡＮＤゲート１３
８の出力線１４２上のデータ・カウント信号が、データ
転送カウンタの内容をデータ・クロック速度で減分させ
る。

カウンタ６０の値は、その内容がゼロに等しいと分かる
と、回路１４４によって復号され、線６２上に活動信号
を生成させる。

線６２上のデータ転送終了信号と線５６上のアドレス転
送終了信号は、ＡＮＤゲート１４６に送られる。ＡＮＤ
ゲート１４６は線９８上に転送終了信号を発生させる。

データ・カウントがＡＮＤゲート１０４からカウンタ６
６にロードされ（第３Ｃ図）、カウンタ６６の内容は線
１０８上の信号によってデータ・クロック速度で減分さ
れる。カウンタ６６は記憶装置６４にアクセスするため
のアドレスを供給する。データがバス２２により記憶装
置６４から読み取られ、またはそれに書き込まれる。

線３０上の最終動作信号は、ラッチ１４８によって生成
される（第３Ｃ図）。ラッチ１４８のセット入力端は、
ＯＲゲート１５２を介してＡＮＤゲート１５０の出力線
に接続される。ＡＮＤゲート１５０の入力線はアドレス
・ユーザ標識線１５と最終転送動作線５８である。クロ
ック入力端は線１０６に接続される。

ラッチ１４８のリセット入力端は、ラッチ１４８のＱ出
力線３０に接続される。これにより、線３０上の最終動
作信号は次のアドレス・クロックでリセットされ、した
がってそのメモリ・サイクルの最後のアドレス転送にな
る。１ワードだけを転送するとき、ランチ１４８のセッ
ト制御信号がＡＮＤゲート１５４からＯＲゲート１５２
を介して供給される。ＡＮＤゲート１５４は、１つの入
力端がインバータ１５６を介してアドレス・ユーザ標識
線１５に接続され、第２の入力端が最終アドレス転送線
５８に接続され、第３の入力端がパラメータ・ロード線
４２−Ｃに接続される。すなわち、最終動作線３０は、
アドレス・ユーザ標識信号が活動状態になる前に内部ク
ロックによって活動化され、メモリ・コントローラから
受け取る１つのアドレス・クロック・パルスによってリ
セットされる。

第３Ｄ図に示す検査回路は、第３Ａ図ないし第３Ｃ図に
示す回路の動作について説明した後で説明するように、
アドレスまたはデータ検査信号を生成する。

メモリ・コントローラは、遊休状態のとき、線１１上の
要求信号に応答して、非同期モードでアドレス・ユーザ
標識線１５とデータ・ユーザ［ａ線１７を活動化させる
。

アドレス・ユーザ標識信号を受け取ると、ＡＮＤゲート
１２４はアドレス・バス２０上に第１のアドレスを供給
し、ＡＮＤゲート１２７はバス２４上に第１の転送バイ
ト選択パターンを供給する。

次いで、ユーザはアドレス転送待機状態に入る。

データ・ユーザ標識信号を受け取ると、第１のデータ・
ワードがデータ・バス２２上に供給され、ユーザはデー
タ転送待機状態に入る。

メモリ・コントローラは、線２６と２８上に２組のクロ
ック信号を生成することにより、アドレス及びデータ転
送を監視する。この２組のクロック信号は非同期であり
、メモリ・コントローラは、データ・クロック・パルス
を１つだけ供給して１つのデータ・ワードを得る間に、
２つのアドレス・クロック・パルスを供給して２つの連
続するメモリ・アドレスを得ることができるので、この
２組のクロック信号は重ね合わせることができる。

転送完了時には当然のことながら、アドレス・クロック
・パルスとデータ・クロック・パルスが同数だけ供給さ
れている。ユーザはこの動作モードに対して完全にトラ
ンスペアレントである。ユーザは、１つのアドレス・ク
ロック・パルスヲ受ケ取ったとき、そのアドレス・カウ
ンタ５０を増分して、バス２４上にバイト選択パターン
を生成する。データ・クロック・パルスを受け取ったと
き、カウンタ６６中のその記憶アドレスを増分して、新
しいデータ・ワードを供給または受け取る。

ユーザは、各アドレス・クロック・パルス及ヒデータ・
クロック・パルスで、そのアドレス転送カウンタ５４及
びデータ転送カウンタ６０を減分する。

ユーザが終了段階に入ると、線５８上の最終アドレス転
送信号が活動状態になる。次のアドレス・クロック・パ
ルスで、ユーザは最終メモリ・アドレス、最終バイト選
択パターンを生成する。このバイト選択パターンは、書
込みモードで１．２．３または４バイトをメモリに書き
込ませる。

ユーザは、最終動作線３０も活動化する。メモリ・コン
トローラは、最終アドレス・クロック・パルスを送って
、最終動作線３０をリセットさせる。

データ転送カウンタ内容がゼロに等しくなるまで、デー
タ転送が同じように監視される。

カウンタ５０と６０が両方ともゼロに等しいとき転送最
終線９８は活動状態になり、ラッチ９６をリセットさせ
る。

ユーザは第３Ｄ図に示す回路によってそのアドレス及び
データ・ユーザ状況を記録する。この回路はラッチ１６
０と１８２、ＡＮＤゲート１６４．１８６．１６８．１
７０、ＯＲゲート１７２、及びインバータ１７４と１７
６を含む。

ＡＮＤゲート１６４の２つの入力端は、アドレス・ユー
ザ標識線１５とメモリ・シーケンス線１００に接続され
る。ＡＮＤゲート１６４の出力線は、内部クロック線４
４上の信号によって刻時されるラッチ１６０のセット入
力端に接続される。

ラッチ１６０のリセット入力端は、インバータ１７６を
介してアドレス・ユーザ標識線１５に接続される。

ラッチ１６０の補数Ｑ出力端は、ＡＮＤゲート１６８の
１つの出力に接続され、ＡＮＤゲートの第２の入力端は
第３Ｂ図のインバータ１３０の出力線に接続される。イ
ンバータ１３０はアドレス転送中に通常活動状態になる
。

ＡＮＤゲー）１６Ｂの２つの入力端はデータ・ユーザ標
識線１７とメモリ・シーケンス線１００に接続される。

ＡＮＤゲート１６６の出力線は、内部クロック線４４上
の信号によって刻時されるラッチ１６２のセット入力端
に接続される。

ラッチ１６２のリセット入力端は、インバータ１７４を
介してデータ・ユーザ標識線１７に接続される。

ラッチ１６２の補数Ｑ出力は、ＡＮＤゲート１７０の１
つの入力端に接続され、ＡＮＤゲート１７０の他の入力
端はインバータ１４０の出力線に接続される。インバー
タ１４０はデータ転送中通常は活動状態である。

ＡＮＤゲート１６８と１７０の出力線は、ＯＲゲート１
７２の入力端に接続される。ＯＲゲート１７２の出力線
１８０はアドレスまたはデータ・ユーザ検査線である。

アドレス及びデータ・ユーザ状況は、メモリ・シーケン
ス線が活動状態になったときからアドレス及びデータ転
送の終了が検出されるまで、ラッチ１６０と１６２に記
憶される。ラッチ１６０または１６２がこの期間にリセ
ットされた場合、誤り状況が線１８０上に報告される。

次に、第４Ａ図と第４Ｂ図に関連して、メモリ・コント
ローラ側のメモリ・インターフェース制御回路５につい
て説明する。

シーケンサ２００は、インターフェース８の要求１線１
１及び要求２線１２上で信号を受け取って処理する回路
２２０によって線２２２上に生成された要求信号と、ユ
ーザが要求したメモリ動作の種類を示す線２２６．２２
８．２３０及び２３２上の信号とに応答する。線２２６
．２２８．２３０及び２３２上の信号は、状況ラッチ２
２４によって生成される。ラッチ２２４は、タイミング
信号、最終動作線３０及びバイト選択線２４に応答する
。このことについては、後で状況ラッチ２２４の詳細な
説明に関連して説明する。

シーケンサ２００は、線２０１ないし２１８上にタイミ
ング信号を生成し、メモリ・タイミング・バス２１６上
にタイミング信号を生成する。メモリ・タイミング信号
は、メモリ・コントローラがメモリ動作を制御するため
に使用する。それについては、これ以上詳しくは説明し
ない。

タイミング信号Ｘ１は、どのユーザが選択されるかに応
じて「要求１ラツチ」または「要求２ラツチ」をリセッ
トするために使用される。要求１線１１及び要求２線１
２は、出力線２３４と２３６上に要求１ラッチ信号及び
要求２ランチ信号を生成する回路２２０に接続される。

タイミング信号Ｘ１は、線１５と１６上のアドレス・ユ
ーザ１標識信号及びアドレス・ユーザ２標識信号が活動
状態のとき動作するように条件付けられるＡＮＤゲート
３０８と３１０に供給され、どのユーザが選択されたか
に応じてラッチ３００及び３０２をリセットするのに使
用される。

要求ラッチ信号は、サーバ・カウンタ２３８１こ送られ
る。カウンタ２３８は線２０４上のタイミング信号Ｘ４
に応答して、線２４０上にユーザ１選択信号を生成し、
線２４２上にユーザ２選択信号を生成する。これらの線
のうち１本だけが一時に活動状態になるが、要求線が活
動状態でないときユーザ１選択線２４０が活動状態にな
るものと仮定する。

すなわち、アドレス・ユーザ生成回路２４４は、線２０
２と２０３上のタイミング信号Ｘ２、Ｘ３及びユーザ２
選択線２４２上の信号に応答して線１５上にアドレス・
ユーザ１標識信号を生成し、線１６上にアドレス・ユー
ザ２標識信号を生成する。

データ・ユーザ生成回路２４６は、線３０上の最終動作
信号、線２４０と２４２上のユーザ１選択信号及びユー
ザ２選択信号、及び線２０８と２０９上のタイミング信
号Ｘ８、Ｘ９に応答して、′　　　線１７上にデータ・
ユーザ１標識信号を生成し、線１８上にデータ・ユーザ
２標識信号を生成する。

アドレス・クロック生成回路２４８は、線２１０と２１
１上のタイミング信号Ｘ１０とＸｌｌに応答して、線２
６上にアドレス・クロック信号を供給する。

データ・クロック生成回路２５０は、線２０５と２０６
上のタイミング信号Ｘ５とＸ６に応答して、線２８上に
データ・クロック信号を生成する。

データ・ユーザ標識信号は読取り動作と書込み動作のど
ちらが実行されるかに応じて異なる時に生成されるので
、回路２５０は、また線２５２上に遅延タイミング信号
を供給する。これらの遅延タイミング信号は、データ・
ユーザ生成回路２４６に供給される。このことについて
は、回路２４６の詳細な説明に関連して説明する。

データ・クロック生成回路２５０は、データ・パス回路
２５８に供給される制御信号をも線２５４と２５６上に
供給する。

アドレス・パス回路２６０は、バス２０からメモリ・コ
ントローラにアドレスを供給する。後で回路２６０の詳
細な説明に関連して説明するが、回路２６０は、現アド
レス・レジスタとバックアップ・アドレス・レジスタを
含み、状況ラッチによって線２６２上に生成された誤り
信号及び線２３２上の書込みループ信号に応答して、現
レジスタに含まれるアドレス、またはバックアップ・レ
ジスタに含まれるアドレスをメモリ・コントローラに供
給する。

アドレス・バス回路２６０はバス２６１を介してメモリ
６にアドレスを供給し、データ・パス回路２５８はバス
２５９を介してメモリとの間でデータをやり取りする。

アドレス・パス回路２６０及びデータ・パス回路２５８
は、それぞれ線２６３及び２６５上にアドレス・パリテ
ィ誤り信号及びデータ・パリティ誤り信号を生成する。

誤り制御回路（ＲＡＳ）２６４は、線２６３．２６５上
の誤り信号、線２６上のアドレス・クロック信号、線１
５．１Ｂ上のアドレス・ユーザ１及び２標識信号、及び
線３０上の最終動作信号に応答して、線２６６上に誤り
信号を生成する。

要求回路２２０の処理及びリセットを第５図に示す。回
路２２０は２つのラッチ３００と３０２を含む。これら
のラッチのセット入力端はそれぞれ線１１と１２に接続
される。これらのラッチのリセット入力端はそれぞれＡ
ＮＤゲート３０８と３１０の出力線３０４と３０６に接
続される。

ＡＮＤゲー）３０８の入力線はアドレス・ユーザ標識線
１５とタイミング線２０１であり、ＡＮＤゲート３１０
の入力線はアドレス・ユーザ標識線１６とタイミング線
２０１である。すなわち、アドレス・ユーザ標識線１５
ま−たは１６のうち１本が活動状態になると、対応する
ラッチ３００または３０２が時間Ｘ１でリセットされる
。次いで、要求線１１または１２が活動化されるとき、
ラッチがセントされる。Ｑ出力線２３４または２３６は
、要求１または要求２ラッチ信号を供給する。

ＯＲゲート３１２はラッチ３００及び３０２のＱ出力線
に接続された２本の入力線をもち、線２２２上の要求信
号をシーケンサ２００に供給する。

状況ラッチ回路２２４を第６図に示す。回路２２４は、
３つのラッチ３２０．３２２及び３２４を含む。バス２
４のバイト選択線上のビット構成が、ＯＲゲート３２６
に供給される。このＯＲゲート３２６は、少なくとも１
つのビットがアップ・レベル（書込みモード）にあると
きその出力線３２８上にアップ・レベルの信号を供給し
、ビットがダウン・レベルにあるとき（読取りモード）
、ダウン・レベルの信号を供給する。

ＡＮＤゲート３３０の３本の入力線は、最終動作線３０
、ＯＲゲート３２６の出力線３２８、及びタイミング線
２１３である。ＡＮＤゲート３３０の出力線３３２はラ
ッチ３２０のセット入力端に接続される。ラッチ３２０
のリセット入力端はタイミング線２１４に接続される。

すなわち、時刻Ｘ１３でラッチ３２０がセットされると
、線２２８上のそのＱ出力信号は活動状態になり、１回
書込み動作を示す。そうでない場合、その補数Ｑ出力線
２２６が活動状態になり、１回読取り動作を示す。

ＡＮＤゲート３３４の３本の入力線は、最終動作線３０
上の信号を反転するインバータ３３６の出力線、線２１
３及びＯＲゲート３２６の出力線３２８である。ＡＮＤ
ゲート３３４の出力線３３８はラッチ３２２のセット入
力端に接続される。

ラッチ３２２のリセット入力端はタイミング線２１４に
接続される。

すなわち、時刻Ｘ１４でラッチ３２２がセットされると
、最終動作信号が活動状態になるまで、線２３２上のそ
のＱ出力信号が活動状態になり、書込みループ動作を示
す。そうでない場合、最終動作信号が活動状態になるま
で、その補数Ｑ出力線２３０が活動状態になり、読取り
ループ動作を示す。

線２６２上の誤り信号はラッチ３２４とＡＮＤゲート３
４０によって供給される。ＡＮＤゲート３４０は２本の
入力線をもち、１本は誤り線９（第１図を参照）に接続
され、第２の線はＸ１５タイミング線２１５に接続され
る。ＡＮＤゲート３４０は、ラッチ３２４をセットする
活動信号を供給する。線２６２上の誤り信号はう・ソチ
３２４のＱ出力線上で生成される。ラッチ３２４は線２
１６上のＸ１６タイミング信号によってリセ・ソトされ
る。

サーバ・カウンタを第７図に示す。このカウンタはＤラ
ッチ３５０を含むｂＤう・ノチ３５０のデータ入力端は
ＯＲゲート３５２の出力線に接続され、ＯＲゲートのク
ロック入力端はタイミング線２０４に接続される。ラッ
チ３５０のＱ出力線と補数Ｑ出力線は、ユーザ１選択線
２４０とユーザ２選択線２４２である。

サーバ・カウンタは要求１う・ソチ入力線２３４と要求
２ラツチ入力線２３６に応答して、以下に示す真理表に
より線２４０と２４２を活動化させる。

Ｑ＋ＲＥＱＩ、ＲＥＱ２ ０！Ｏ！Ｏ！１！１！ Ｑ　　　　−一−−− １ｊ　　ｌ　　ｊ　　Ｑ　　！Ｑ　　ｊ　　ｌ　　ｊこ
れは、Ｑ＋＝Ｑ−ＲＥＱ１＋Ｑ−ＲＥＱ２と書くことが
できる。

ただし、Ｑ＋は、以前のＱ状態の関数としての任意の時
点でのＱ出力の状態である。

この論理関数を実行するため、要求１ラツチ線２３４が
ユーザ２選択線２４２と共にＡＮＤゲート３５４０入力
端に接続される。

要求２ラツチ線２３６はインバータ３５６によって反転
され、インバータの出力線はユーザ１選択線２４０と共
にＡＮＤゲート３５８の入力端に接続される。

ＡＮＤゲート３５４と３５８の出力線は、ＯＲゲート３
５２の入力端に接続される。

第８図に、アドレス・ユーザ生成回路２４４を示す。回
路２４４は、セット／リセット・ラッチ３６２を含む。

ラッチ３６２のＱ出力線は線１６上にアドレス・ユーザ
２信号を供給し、補数Ｑ出力線は線１５上にアドレス・
ユーザ１を供給する。

そのセット入力端はＡＮＤゲート３６４の出力線に接続
され、リセット入力端はＡＮＤゲート３６６の出力線に
接続される。

ＡＮＤゲート３６４は、要求２ラツチ線２３６及びユー
ザ２選択線２４２が時点Ｘ２でアップ・レベルのとき、
ラッチ３６２をセットする活動信号を供給する。

要求２ラツチ線２３６はインバータ３６８に接続され、
ユーザ２選択線はインバータ３７０に接続される。イン
バータ３６８と３７０の出力線と線２０３は、ＡＮＤゲ
ート３６６の入力端に接続され、時刻Ｘ３でラッチ３６
２をリセットするための活動信号を供給する。この時、
活動状態の要求２ラッチ信号と活動状態のユーザ２選択
信号はない。

第９図に、データ・ユーザ生成回路２４６を示す。デー
タ・ユーザ１標識信号及びデータ・ユーザ２標識信号が
、それぞれラッチ３８０−１及び３８０−２のＱ出力線
１７と１８上で生成される。

ラッチ３８０−１のセット入力端はＡＮＤゲー）３８６
−１の出力線３８４−１に接続され、リセット入力端は
ＡＮＤゲート３９０−１の出力線３８８−１に接続され
る。

ＡＮＤゲート３８６−１の第１入力端は、線２４０に接
続され、ＡＮＤゲート３８６−１は、ユーザ１選択線２
４０が活動状態のとき動作するように条件付けられてい
る。

ＡＮＤゲー）３８６−１の第２入力端は、ＯＲアゲ−−
３９２−１の出力端に接続される。ＯＲゲー）３９２−
１の入力端は線２５２−３　（第１１図）と線２０８に
接続され、第９図に示すように読取りモードと書込みモ
ードで異なるラッチ３８〇−１のセット時間を制御する
。これは、読取りデータはユーザに供給する前に検査し
なければならず、したがってメモリの読取りに時間がか
かるが、書込みデータは書込み動作の始めに既に存在し
ているためである。

ＡＮＤゲー）３９０−１の第１入力端は最終動作！３０
Ｌに接続され、ＡＮＤゲート３９０−１は、この線が活
動状態になるとき動作するように条件付けられている。

ＡＮＤゲート３９０−１の第２入力端は、ＯＲゲー１−
３９４−１の出力線に接続される。ＯＲゲートの入力端
は線２５２−７　（第１１図）と線２０８に接続され、
読取りモードと書込みモードで異なるラッチ３８０−１
のリセット時間を制御する。

線３０Ｌ上のラッチ最終動作信号はＤラッチ３９２によ
って供給される。ラッチ３９２のＤ入力端は最終動作線
に接続される。線３０とラッチ３９２のクロック入力端
はＡＮＤゲート３９４の出力端に接続される。ＡＮＤゲ
ートの入力端はＸ１７タイミング線２１７と線４０４で
ある。線４０４は、第１０図に示すように、自励クロッ
ク４０２の出力線の１本である。

ラッチ３８０−２のセット回路及びリセット回路はラッ
チ３８０−１のセット回路及びリセット回路と同じであ
る。これらの回路の構成要素を指定するのに同じ参照番
号に接尾辞１または２をつけて使用する。

ラッチ３８０−２は、ユーザ２選択線２４２が活動状態
のときセットされ、ラッチ３８０−２の第１の入力端は
線２４２に接続される。

第１０図に、アドレス・クロック生成回路２４８を示す
。回路２４８はラッチ４００を含む。ラッチ４００のデ
ータ入力端は線２１０に接続され、そのクロック入力端
は、線４０４上に０１クロツク・パルス・ストリームを
供給し線４０５上ニ０２クロック・パルス・ストリーム
を供給する自励クロック回路４０２に接続される。Ｃ１
及びＣ２クロック・パルス・ストリームは、第１０図に
示すように同じ周波数をもつ重なり合わないクロック信
号である。

すなわち、ラッチ４００は、線４０６上にアドレス・ク
ロック・エネーブル信号を供給し、それがＡＮＤゲート
４０８の１つの入力端に供給される。ＡＮＤゲート４０
８の第２の入力は線４０５からのＣ２信号である。すな
わち、ＡＮＤゲート４０８はその出力線２６上にアドレ
ス・クロック信号を供給する。

第１１図に、データ・クロック生成回路２５０を示す。

回路２５０は８つのラッチ４１０−１ないし４１０−８
から構成されるシフト・レジスタを含む。Ｘ５タイミン
グ線２０５は第１ラッチ４１０−１の入力端に接続され
る。すなわち、遅延信号が、ラッチ４１０−２．４１０
−３．４１０−５及び４１０−７の出力端から出る線２
５２−２．２５２−３．２５２−５及び２５２−７上に
供給される。ラッチ４１０−１ないし４１０−８のクロ
ック入力端は線４０４に接続される。

Ｘ６タイミング線２０Ｂと５ＲＤＤ７線２５２−７がＯ
Ｒゲート４１２の入力端に接続される。ＯＲゲート４１
２は、書込み動作では時点Ｘ６で、また読取り動作では
５ＲＤＤ７で、その出力線４１４上にデータ・クロック
・エネーブル信号を供給する。

線４１４上のデータ・クロック・エネーブル信号は、そ
れが活動状態のとき動作して、Ｃ２クロック信号をその
出力線２８上のデータ・クロ、ツク信号としてゲートす
るようにＡＮＤゲート４１６を条件付ける。ラッチ４１
０−２の出力端の信号は、それが活動状態のとき動作し
て、Ｃ２クロック・パルス・ストリームをロード・ラッ
チ読取り線２５４上にゲートするようにＡＮＤゲート４
１８を条件付ける。Ｃ２クロック・パルス・ストリーム
はデータ・バス回路２５８に供給される。

ラッチ４１０−５の出力端の信号は、それが活動状態の
とき動作して、Ｃ２クロック・パルス・ストリームをロ
ード・ラッチ訂正線２５６上にゲートするようにＡＮＤ
ゲート４２０を条件付ける。

Ｃ２クロック・パルス・ストリームはデータ・パス回路
２５８に供給される。

第１２図に、アドレス・パス回路２６０を示す。

回路２６０はＤラッチから成る現レジスタ４３０を含む
。図ではＤラッチを１つだけ示しであるが、アドレス・
バス２０の線と同数のラッチがある。

各ラッチのＤ入力端はアドレス・バスの線に接続される
。バックアップ・レジスタ４３２はレジスタ４３０と同
数のＤラッチから成る。レジスタ４３２の各Ｄラッチの
Ｄ入力端は、第１２図に概略的に示すように、レジスタ
４３０のＤラッチのＱ出力端に接続される。ＡＮＤゲー
ト４３４は時点Ｘ１７で、線４０４からのＣ１クロツタ
信号をしジスタ４３０を構成する各う・ソチのクロ・ツ
ク入力端にゲートするように条件付けられる。

ＡＮＤゲート４３６は時点ＸＬ８で、線４０４からのＣ
１クロツタ信号をレジスタ４３２を構成する各ラッチの
クロック入力端にゲートするように条件付けられる。

ＡＮＤ及びＯＲゲートから成る選択回路が、ＯＲゲート
４４２の出力線４４０上の信号の制御下で、現レジスタ
４３０の内容またはバックアップ・レジスタ４３２の内
容をアドレス・メモリ・バス２６１に供給する。

ＯＲゲート４４２の入力線は誤り線２６２と書込みルー
プ線２３２である。この線の１本が活動状態のとき、バ
ックアップ・レジスタの内容がアドレス・メモリ・バス
２６１にゲートされ、非活動状態のときは、現レジスタ
４３０の内容がアドレス・メモリ・バス２６１に供給さ
れる。これを行なうため、ＯＲゲート４４２からの出力
信号がインバータ４４４で反転され、インバータ４４４
の出力信号が選択回路を活動化する。

誤りが検出されると、以前のアドレスでメモリ動作が再
開される。

パリティ検査回路４４６は、現レジスタ４３０に含まれ
るアドレスのパリティを検査して、線２６３上にアドレ
ス・パリティ誤りを生成する。

データ・バス回路２５８を第１３図に示す。どのメモリ
動作が実行されるかに応じて異なる２つの経路がある。

読取り経路と書込み経路を概略的に示す。読取り経路は
、メモリ・バス２２の線と同数のＤラッチを含む２つの
レジスタ４５０と４５２を含む。

メモリ６から読み取られたデータは、レジスタ４５０の
ＤラッチのＤ入力端に送られ、線２５４からのクロック
・パルスの制御下でこのレジスタにロードされる。次い
で、レジスタ４５２の各ラッチのＤ入力端に転送され、
線２５６からのクロック・パルスの制御下でこのレジス
タにロードされる。

このため、データがレジスタ４５２にロードされてバス
２２に送られる前に、データの訂正が実行できる。メモ
リに書き込まれるデータはノくス２２からレジスタ４５
４にロードされる。レジスタ４５４はバス２２の線と同
数のＤう・ソチを含む。

バスの各線はラッチのＤ入力端に接続される。ラッチの
クロック入力端はタイミングＸ１２線２１２に接続され
る。

レジスタ４５４を構成する各ラッチのＱ出力線はデータ
・メモリ・バス２５９に接続される。

バス２５９に接続されたパリティ検査器４５６は線２６
５上にデータ・パリティ誤り信号を生成する。

ＲＡＳ回路２６４を第１４図に示す。ＲＡＳ回路２６４
は、アドレス・ユーザｌまたはアドレス・ユーザ２信号
が活動状態のとき線２６からのアドレス・クロック信号
をカウントする並列カウンタ４６０を含む。したがって
、線１５と１８はＯＲゲート４６２の入力端に接続され
る。ＯＲゲートの出力線はカウンタ４６０のカウント入
力端に接続される。カウンタ４６０のリセット入力端は
最終動作線３０に接続される。

カウンタの内容は復号回路４６２によって復号される。

回路４６２は、カウンタ４８０が本発明の特定の適用例
に応じて固定された閾値に等しいカウンタ値に達したと
き、その出力線上に活動信号を供給する。

この信号はオーバーフロー誤りを示し、線２６５からの
データ・パリティ誤り及び線２６３からのアドレス・パ
リティ誤りと共に誤り符号化回路４６６に送られる。

回路４６６は線２６６上に誤り信号を供給する。

１回読取り、読取りループ、１回書込み及び書込みルー
プ動作の４つのメモリ動作のタイミング図を第１５図な
いし第１８図に示す。

Ｅ１発明の効果 本発明により、メモリとメモリ・ユーザ装置との間の、
記憶性能の効率が高い簡単なメモリ・インターフェース
を提供することができる。

【図面の簡単な説明】

第１図は、２つのメモリ・ユーザ装置とメモリの間のイ
ンターフェース・ワイヤの概略図である。 第２図は、インターフェースを介してメモリ動作を制御
するのに必要なインターフェースのユーザ側のユーザ装
置回路の構成図である。 第３図は、第３Ａ図ないし第３Ｄ図の結合様式を示す図
であり、第３Ａ図ないし第３Ｄ図は、第３図に示すよう
に組み合わせると、第２図に示す回路の詳細な実施例を
示す構成図である。 第４Ａ図ないし第４Ｂ図は、インターフェースを介して
メモリ動作を制御するのに必要なインターフェースのメ
モリ・コントローラ側のユーザ装置回路の構成図である
。 第５図は、第４Ｂ図の処理／要求回路２２０の詳細な実
施例を示す構成図である。 第６図は、第４Ｂ図の状況ラッチ２２４の詳細な実施例
を示す構成図である。 第７図は、第４Ｂ図のサーバ・カウンタ２３８の詳細な
実施例を示す構成図である。 第８図は、第４Ｂ図のアドレス・ユーザ生成回路２４４
の詳細な実施例を示す構成図である。 第９図は、第４Ｂ図のデータ・ユーザ生成回路２４６の
詳細な実施例を示す構成図である。 第１０図は、第４Ａ図のアドレス・クロック生成回路２
４８の詳細な実施例を示す構成図である。 第１１図は、第４Ａ図のデータ・クロック生成回路２５
０の詳細な実施例を示す構成図である。 第１２図は、第４Ａ図のアドレス・パス回路２６０の詳
細な実施例を示す構成図である。 第１３図は、第４Ａ図のデータ・パス回路２５８の詳細
な実施例を示す構成図である。 第１４図は、第４Ａ図のＲＡＳ回路２６４の詳細な実施
例を示す構成図である。 第１５図は、１回読取り動作のタイミング図である。 第１６図は、読取りループ動作のタイミング図である。 第１７図は、１回書込み動作のタイミング図である。 第１８図は、書込みループ動作のタイミング図である。 ４・・・・メモリ・コントローラ、５・・・・メモリ・
インターフェース制御回路、６・・・・メモリ、７・・
・・誤り訂正機構、１５．１６・・・・アドレス・ユー
ザ標識線、１７．１８・・・・データ・ユーザ標識線、
２４・・・・バイト選択線、２６・・・・アドレス・ク
ロック線、２８・・・・データ・クロック線。 出願人　　インターナシロナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） 篤１　図 Ｌ　　　　　　　　　　　　　　　　　　　　　　　　
　Ｊ蔦５図 ｔネ゛受ｊ里り叱ソト田５３２２０ へ 篤６０ ２３８プーハ　ｊランフ ど 汽 ｖ）８図 ￥１０圀 寥１１２ 茎１２図 篤　１３図 ￥１４０ 笛１５目 １回置そ恥ワ１！戊ユーデ ￥１６回 読禾クルー７°要ホユーブ１ ２５６０−ドラ、汚１丁正 第１７回 １回嵜楚Ｈ宅末゛ニー１１ ２１２　　Ｘ１２

Claims (1)

1. 【特許請求の範囲】 複数のメモリ・ユーザ装置とユーザ装置が要求するメモ
   リ読み書き動作を制御するメモリ・コントローラとの間
   にあって、アドレス・バスとデータ・バスとを含み、ユ
   ーザ装置が両バスを共用し、メモリ・アドレスをメモリ
   ・コントローラに送ってメモリから読み取ったデータを
   受け取ったりまたはメモリに書き込むデータを送るため
   メモリ動作を実行すべく選ばれたユーザ装置が両バスを
   使用するメモリ・インターフェース機構であって、メモ
   リ読取りまたは書込みの転送を行なうためにメモリに対
   するアクセスを要求するときユーザ装置が活動化させる
   、ユーザ装置当たり１本のメモリ要求線と、 ユーザ装置が共用し、メモリ転送が完了したとき１台の
   ユーザ装置が活動化させる最終動作線と、ユーザ装置当
   り少なくとも１本のアドレス・ユーザ標識線と、 ユーザ装置当り少なくとも１本のデータ・ユーザ標識線
   と、 ユーザ装置が共用する少なくとも１本のアドレス・クロ
   ック線と、 ユーザ装置が共用する少なくとも１本のデータ・クロッ
   ク線と、 メモリ要求線の状況に応じて、１台のユーザ装置の要求
   を選択し、選択されたユーザ装置がそれぞれアドレス・
   バス及びデータ・バスを使用できる時間中に、まず前記
   選択されたユーザ装置のアドレス・ユーザ標識線を活動
   化し、次に前記選択されたユーザ装置のデータ・ユーザ
   標識線を活動化し、アドレス・クロック線及びデータ・
   クロック線をそれぞれ介してアドレス・バス上でのアド
   レス転送とデータ・バス上でのデータ転送とのタイミン
   グを合わせるアドレス・クロック・パルス信号及びデー
   タ・クロック・パルス信号を送るメモリ・インターフェ
   ース制御手段と、 ユーザ要求線を活動化して、アドレス・クロック・パル
   ス信号とデータ・クロック・パルス信号との制御下でア
   ドレス・バス及びデータ・バスを介するメモリ動作を制
   御するユーザ・インターフェース制御手段と、 を備えたメモリ・インターフェース機構。