JPS5894200A - メモリ−システム - Google Patents
メモリ−システムInfo
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- JPS5894200A JPS5894200A JP56192231A JP19223181A JPS5894200A JP S5894200 A JPS5894200 A JP S5894200A JP 56192231 A JP56192231 A JP 56192231A JP 19223181 A JP19223181 A JP 19223181A JP S5894200 A JPS5894200 A JP S5894200A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は揮発性を有し九読み／書き可能なメモリーを有
しかつ主電源が断走れても前記読み／書き可能なメ毫す
一の記憶内容が破壊されるのを防止するバックアップ電
源を有したメモリーシステムに関する。
しかつ主電源が断走れても前記読み／書き可能なメ毫す
一の記憶内容が破壊されるのを防止するバックアップ電
源を有したメモリーシステムに関する。
発−の技術的背景とその問題点
一般に、システムの主電源が切れると記憶内容が破壊さ
れるようなメモリー（揮発性メモリー）４１ＫＲＡＭ（
ランダム・アクセス・メモリー）の欠点を、電源バック
アップ回路で防ぐには、第１図のような回路が採用され
ている。第１図において１は主電源端子、２はバックア
ップ電源、３．４は干渉防止用ダイオード、５はＣＥ
（チップつまりＲＡＭ選択）端子及びＲ／Ｉ￥（読み
／書きコントロール）端子を有するメモリーである。上
記丁ハ＠Ｌ”レベル（低レベル）でイネーブル状態っｔ
シ活性状態となる信号、上記Ｒ／Ｗは＠Ｌ”であれば書
きモード、″Ｈ”であれは読みモードとなる信号、ＶＤ
Ｄ Ｉ ｖＩＩは電源である。第１図の回ＩＩＯＲＡＭ
５のモードの真理値表は次の如くである。
れるようなメモリー（揮発性メモリー）４１ＫＲＡＭ（
ランダム・アクセス・メモリー）の欠点を、電源バック
アップ回路で防ぐには、第１図のような回路が採用され
ている。第１図において１は主電源端子、２はバックア
ップ電源、３．４は干渉防止用ダイオード、５はＣＥ
（チップつまりＲＡＭ選択）端子及びＲ／Ｉ￥（読み
／書きコントロール）端子を有するメモリーである。上
記丁ハ＠Ｌ”レベル（低レベル）でイネーブル状態っｔ
シ活性状態となる信号、上記Ｒ／Ｗは＠Ｌ”であれば書
きモード、″Ｈ”であれは読みモードとなる信号、ＶＤ
Ｄ Ｉ ｖＩＩは電源である。第１図の回ＩＩＯＲＡＭ
５のモードの真理値表は次の如くである。
上記館１表においで一秦印は＠Ｌ”で４ ”Ｈ’でも可
という意味である。しかしながら第１図の如く、例えば
−６一端子とかＲ／Ｗ端子を有するメモリーにあっては
、主電源がオフ（ｊ１断）になる過程において、偶発的
に信号ｉとＲ／Ｗが同時に“Ｌ”レベルとなり、第１表
の如く書きモードとなってＲＡＭ ５の内容を書き換え
てしまう可能性について、第１図の回路は何等の保護も
与えられない。
という意味である。しかしながら第１図の如く、例えば
−６一端子とかＲ／Ｗ端子を有するメモリーにあっては
、主電源がオフ（ｊ１断）になる過程において、偶発的
に信号ｉとＲ／Ｗが同時に“Ｌ”レベルとなり、第１表
の如く書きモードとなってＲＡＭ ５の内容を書き換え
てしまう可能性について、第１図の回路は何等の保護も
与えられない。
この不所望のメモリー書き換え現象を防止するための回
路としては、第２図の如きドライブ回路が考えられてい
る。図中ＪＪＦｉ主電源を電源とするインバータ、１２
は制御用のトランジスタ、１３．１４は抵抗、１６．１
６は信号ＣＩからＣＫｔ−得る経路に介挿されるノア回
路、インバータである。この第２図の動作は、ノア回路
１５の出力２が′″Ｈ”になるのは２人力とも１Ｌ”で
ある場合に限られるが、端子１からの主電源がオフにな
ると、ノア入カムがバックアップ電源２で＠Ｈ”となっ
て、信号ＣＥが＠Ｈ”になることによ、Ｄ ＲＡＭ Ｓ
は記憶内容を保持した１１非活性化され、−１主電源が
オン（閉成）ならば入カムはＬ″でめるから、ＣＥ端子
１１に′″Ｈ”を入れることによりインバータ１６の出
力に＠Ｌ”の信号ＣΣを、Ｃ′Ｅ端子１１に′″Ｌ＃を
入れることによ〕１Ｈ”の信号−６−を得る。
路としては、第２図の如きドライブ回路が考えられてい
る。図中ＪＪＦｉ主電源を電源とするインバータ、１２
は制御用のトランジスタ、１３．１４は抵抗、１６．１
６は信号ＣＩからＣＫｔ−得る経路に介挿されるノア回
路、インバータである。この第２図の動作は、ノア回路
１５の出力２が′″Ｈ”になるのは２人力とも１Ｌ”で
ある場合に限られるが、端子１からの主電源がオフにな
ると、ノア入カムがバックアップ電源２で＠Ｈ”となっ
て、信号ＣＥが＠Ｈ”になることによ、Ｄ ＲＡＭ Ｓ
は記憶内容を保持した１１非活性化され、−１主電源が
オン（閉成）ならば入カムはＬ″でめるから、ＣＥ端子
１１に′″Ｈ”を入れることによりインバータ１６の出
力に＠Ｌ”の信号ＣΣを、Ｃ′Ｅ端子１１に′″Ｌ＃を
入れることによ〕１Ｈ”の信号−６−を得る。
第２図では入力として信号ＣＥ、出力として信によシ、
第３図の如（ＲＡＭ ５の信号Ｒ／Ｗの処理回路として
使用できる。
第３図の如（ＲＡＭ ５の信号Ｒ／Ｗの処理回路として
使用できる。
通常ＲＡＭ ５ ｔｌ−バックアップ電池２で作動させ
る場合は、信号Ｒ／Ｗ ｔたはＣ）４−Ｈ’に保つか、
またｔｉＲ／ＷとＣＥを同時に″Ｈ”レベルに保てば、
１１１！１表よりＷＲＩ ＴＥモードにはならないから
、情報の揮発を防ぐ手段として充分であるが、バックア
ップ電源２の消耗￥を最小限にとどめるには、Ｒ／Ｗ
ｔ−”Ｈ”にしたのみでは不充分である。即チＲ／Ｗカ
＠ＩＩ”、ＣＥ カ＠Ｌｍテロ ｔＬｉＪ ＲＡＭ ５
ｔｉ ＲＥＡＤ毫−ドとして活性化されており、その
ためしＭ５０内部アンプ等が電流を消費するからである
。
る場合は、信号Ｒ／Ｗ ｔたはＣ）４−Ｈ’に保つか、
またｔｉＲ／ＷとＣＥを同時に″Ｈ”レベルに保てば、
１１１！１表よりＷＲＩ ＴＥモードにはならないから
、情報の揮発を防ぐ手段として充分であるが、バックア
ップ電源２の消耗￥を最小限にとどめるには、Ｒ／Ｗ
ｔ−”Ｈ”にしたのみでは不充分である。即チＲ／Ｗカ
＠ＩＩ”、ＣＥ カ＠Ｌｍテロ ｔＬｉＪ ＲＡＭ ５
ｔｉ ＲＥＡＤ毫−ドとして活性化されており、その
ためしＭ５０内部アンプ等が電流を消費するからである
。
ところで例えば、成るシステムのＲＡＭ領域が１６ＫＸ
８ピツ）（１６にバイト）必要であり、それ管構成する
のにＩＫ×４ピッ）（０，５にバイト）のＲＡＭ ｆ用
いるとすれば、３２個の０．５ Ｋ ）４イトＲＡＭを
要し、これらのｉ端子味２個ずつ１６組Ｋまとめられて
アドレスデコーダに接続され、Ｒ／Ｗ端子は３２個全て
並列接続されること（なるが、このＲＡＭ領域を電池で
パックアラ！する場合、前記第２図の回路を１７組用意
し、そのうちの１６個ヲＣＥ回路に、Ｉ Ｉｆ ｔ Ｒ
／Ｗ回路に用いるべきであることになる。これに必要な
回路素子数は、トランジスタが１７個、抵抗が３４個、
インバータが３４個、ノア回路が１７個であり、これを
実装するＰＣ板の面積線ばかにできないし、コストもか
かる。またインバータ１１゜１６、ノア回路１５等で電
力を消費する問題もある。しかしながら、第２図、第３
図に示す回路と同勢の機能を果す簡易Ｗ回路としては、
せいぜい抵抗とトランジスタを１１８路分だけ残して、
１７個のＡ点に対し一つのトランジスタのコレクタから
給電する程度の改良が考えられるだけで、ダート回路を
減らした回路は未だ見当らない。
８ピツ）（１６にバイト）必要であり、それ管構成する
のにＩＫ×４ピッ）（０，５にバイト）のＲＡＭ ｆ用
いるとすれば、３２個の０．５ Ｋ ）４イトＲＡＭを
要し、これらのｉ端子味２個ずつ１６組Ｋまとめられて
アドレスデコーダに接続され、Ｒ／Ｗ端子は３２個全て
並列接続されること（なるが、このＲＡＭ領域を電池で
パックアラ！する場合、前記第２図の回路を１７組用意
し、そのうちの１６個ヲＣＥ回路に、Ｉ Ｉｆ ｔ Ｒ
／Ｗ回路に用いるべきであることになる。これに必要な
回路素子数は、トランジスタが１７個、抵抗が３４個、
インバータが３４個、ノア回路が１７個であり、これを
実装するＰＣ板の面積線ばかにできないし、コストもか
かる。またインバータ１１゜１６、ノア回路１５等で電
力を消費する問題もある。しかしながら、第２図、第３
図に示す回路と同勢の機能を果す簡易Ｗ回路としては、
せいぜい抵抗とトランジスタを１１８路分だけ残して、
１７個のＡ点に対し一つのトランジスタのコレクタから
給電する程度の改良が考えられるだけで、ダート回路を
減らした回路は未だ見当らない。
一方、バックアップ電源の電流消費の増加を許すならば
、第４図の如き構成簡単化法がある。
、第４図の如き構成簡単化法がある。
即ち先程の１６にパイ） ＲＡＭ領域５′（ｉ一つくる
には、１６個のＣＥ端子グループをアドレスデコーダ３
１の１６個の出力端子に接続することになるが、このデ
コーダ３１をもＲＡＭ ５と共にバックアップ電源２で
動作状態におき、全ての出力端子が停電時″″Ｈ”とな
るように、このデコーダ３）のＩＮＨＩＢＩＴ入力趨子
ひとつを＠Ｈ″にたもつのである。この第４図の回路は
、第２図、第３図の回路構成をとらなくて済むため構成
は簡単であるが、デコーダ３ノがバックアップ電源を消
費する問題がある。特に嶌速動作□が必要なＲＡＭ ＠
域をデコードするのに、低速のＣＭＯ８回蕗を使うわけ
にゆかず、対応するＴＴＬ回路を使用するとなると、速
度の問題は解決てきても、バックアップ電源２の消費電
流は飛躍的に増加するという問題がある。
には、１６個のＣＥ端子グループをアドレスデコーダ３
１の１６個の出力端子に接続することになるが、このデ
コーダ３１をもＲＡＭ ５と共にバックアップ電源２で
動作状態におき、全ての出力端子が停電時″″Ｈ”とな
るように、このデコーダ３）のＩＮＨＩＢＩＴ入力趨子
ひとつを＠Ｈ″にたもつのである。この第４図の回路は
、第２図、第３図の回路構成をとらなくて済むため構成
は簡単であるが、デコーダ３ノがバックアップ電源を消
費する問題がある。特に嶌速動作□が必要なＲＡＭ ＠
域をデコードするのに、低速のＣＭＯ８回蕗を使うわけ
にゆかず、対応するＴＴＬ回路を使用するとなると、速
度の問題は解決てきても、バックアップ電源２の消費電
流は飛躍的に増加するという問題がある。
以上、従来技術によるところのＲ／Ｗ 、 ＣＥ一端子
処理方法につき説明したわけであるが、回路を簡単化す
れは消費電力が増え、消費電力を＃らすには接緒な回路
を要するというジレンマがあり、従来このジレンマは技
術者間では、やむを得ない事実として放置されていた。
処理方法につき説明したわけであるが、回路を簡単化す
れは消費電力が増え、消費電力を＃らすには接緒な回路
を要するというジレンマがあり、従来このジレンマは技
術者間では、やむを得ない事実として放置されていた。
発明の目的
本発明は上記実情に鑑みてなされたもので、七の目的と
するところは、上記従来の誤ＩＩ込みの問題、回路構成
の複雑化の問題、電流消費の問題を一挙に解決し得るメ
モリーシステムを提供することにある。
するところは、上記従来の誤ＩＩ込みの問題、回路構成
の複雑化の問題、電流消費の問題を一挙に解決し得るメ
モリーシステムを提供することにある。
発明の概要
本発明は、揮発性を有し九読み／書き可能なメモリー（
具体的にはＲＡＭ ） ｔ−有しかつ主電源が断たれて
も前記ＲＡＭの記憶内容が破壊されるのを防止するバッ
クアップ電源を有したメモリーシステムにおいて、前記
鼠」のメモリー選択端子（前記−面一端子）及びまたは
読み／書きコントロール端子（前記Ｒ／Ｗ端子）に信号
を供給する集積回路の電源供給系路にスイッチ素子を介
挿し、前記ＲＡＭが前記バックアップ電源によフ生かさ
れるべき期間に前記スイッチ素子を開状態とすることに
より、この状態の間前記ＣＥ端子及びまたはＲ／Ｗ端子
への信号音、前記ＲＡＭを非選択とするレベルに固定す
る手段、及びまたは非書き込みモードとするレベル側に
固定する手Ｒ１−設けたものである。
具体的にはＲＡＭ ） ｔ−有しかつ主電源が断たれて
も前記ＲＡＭの記憶内容が破壊されるのを防止するバッ
クアップ電源を有したメモリーシステムにおいて、前記
鼠」のメモリー選択端子（前記−面一端子）及びまたは
読み／書きコントロール端子（前記Ｒ／Ｗ端子）に信号
を供給する集積回路の電源供給系路にスイッチ素子を介
挿し、前記ＲＡＭが前記バックアップ電源によフ生かさ
れるべき期間に前記スイッチ素子を開状態とすることに
より、この状態の間前記ＣＥ端子及びまたはＲ／Ｗ端子
への信号音、前記ＲＡＭを非選択とするレベルに固定す
る手段、及びまたは非書き込みモードとするレベル側に
固定する手Ｒ１−設けたものである。
発明の効果
このレベル固定手段を設けたことによシ、システムの主
電源がオフする場合、前記第１表のＷｉＬＩＴＩモード
になるのを禁止することができる。
電源がオフする場合、前記第１表のＷｉＬＩＴＩモード
になるのを禁止することができる。
またこのようにＲＡＭ １非活性化しかつ前記スイッチ
素子全オフ状態とすることによシ、低消費電力化が達成
できる。また各ＲＡＭの個数に応じて菖２図のようなド
ライブ回路を設ける必要がない丸め、著しく集成を簡単
化できるものである。
素子全オフ状態とすることによシ、低消費電力化が達成
できる。また各ＲＡＭの個数に応じて菖２図のようなド
ライブ回路を設ける必要がない丸め、著しく集成を簡単
化できるものである。
発明の実施例
以下図面を参照して本発明の一実施例″Ｉｋ説明する。
なお第５図に示す本実施例は前記従来例に対応させた場
合の例であるから、対応個所には同一符号を付して説明
を省略し、特徴とする点を述べる。まず、ＲＡＭ ！５
１ ｅ １５＠ ｅ・・・のＣＥ端子に対しアドレスを
デコードしてやる集積回路（アドレスデコーダ）３１の
電源ｖＤＤは、上記ＲＡＭと同じく主電源及びバックア
ップ電源から各々ダイオード３，４ｔ−介した中点Ｍか
ら給電し、デコーダ３１の接地端子Ｖ□はＮＰＮ ）ラ
ンジスタ４１のコレクタ電極ＹＫ！ｉ続され、エミッタ
は接地される。一方、このトランジスタ４１のペース電
極Ｘは抵抗４２．４ＩＣ）各一端Ｋｍ続され、抵抗４３
の他端はアースに、抵抗４２の他端は主電源端子１に接
続される。アドレスデコーダ３１の電源Ｖ□とＶ□端子
間には数にΩ〜数１０にΩの抵抗４４が接続され、出力
端子（各ＣＩ！１ｌｉｌモは、全てＭ点に対しそれぞれ
数１０にΩＯ抵抗４５１ ＊ ４ ｓｌ、−・で！ルア
ツブしである。
合の例であるから、対応個所には同一符号を付して説明
を省略し、特徴とする点を述べる。まず、ＲＡＭ ！５
１ ｅ １５＠ ｅ・・・のＣＥ端子に対しアドレスを
デコードしてやる集積回路（アドレスデコーダ）３１の
電源ｖＤＤは、上記ＲＡＭと同じく主電源及びバックア
ップ電源から各々ダイオード３，４ｔ−介した中点Ｍか
ら給電し、デコーダ３１の接地端子Ｖ□はＮＰＮ ）ラ
ンジスタ４１のコレクタ電極ＹＫ！ｉ続され、エミッタ
は接地される。一方、このトランジスタ４１のペース電
極Ｘは抵抗４２．４ＩＣ）各一端Ｋｍ続され、抵抗４３
の他端はアースに、抵抗４２の他端は主電源端子１に接
続される。アドレスデコーダ３１の電源Ｖ□とＶ□端子
間には数にΩ〜数１０にΩの抵抗４４が接続され、出力
端子（各ＣＩ！１ｌｉｌモは、全てＭ点に対しそれぞれ
数１０にΩＯ抵抗４５１ ＊ ４ ｓｌ、−・で！ルア
ツブしである。
この第５図の回路動作は、端子１の主電源が生きている
時は、トランジスタ４１のペースはｘｉミッタ対し高電
位となるから、Ｙ点の電位はこのトランジスタ４１のコ
レクタ・エミッタ間飽和電圧ｖｃｍ（ｓａｔ）（＃０）
となり、デコーダ３２のＶＤＤには”Ｍ−ｖｆＦｌ′の
正電圧がかかる。
時は、トランジスタ４１のペースはｘｉミッタ対し高電
位となるから、Ｙ点の電位はこのトランジスタ４１のコ
レクタ・エミッタ間飽和電圧ｖｃｍ（ｓａｔ）（＃０）
となり、デコーダ３２のＶＤＤには”Ｍ−ｖｆＦｌ′の
正電圧がかかる。
ここでｖＭは端子１の主電源電圧、ｖｘＦｍは対応する
ダイオードの順方８向降下電圧である。結果として、ア
ドレスデコーダ３１には電源電圧１ｖＭ−Ｖ□ｌ ’
ＣＩ（ｍａｔ）”が印加されたことになり、この回路は
デコーダとして正常動作する。
ダイオードの順方８向降下電圧である。結果として、ア
ドレスデコーダ３１には電源電圧１ｖＭ−Ｖ□ｌ ’
ＣＩ（ｍａｔ）”が印加されたことになり、この回路は
デコーダとして正常動作する。
次ＫＶＭ−０即ち停電時の動作は、Ｘ点が抵抗４Ｊ［よ
って接地電位におちるから、Ｙ点には抵抗４４によって
Ｙ点から電位が与えられるが、トランジスタ４１はオフ
して抵抗４４に電流は流れない。つまりｖＤＤ富ｖ、、
端子ｇ”ｌ”となる。
って接地電位におちるから、Ｙ点には抵抗４４によって
Ｙ点から電位が与えられるが、トランジスタ４１はオフ
して抵抗４４に電流は流れない。つまりｖＤＤ富ｖ、、
端子ｇ”ｌ”となる。
即ちアドレスデコーダ３１は接地から浮き、どの電極ｔ
′″Ｈ’または高インピーダンス（不定）ｏ）となる、
従ってデコーダ１１の全ての出力端子はプルアップ抵抗
４５１ ＊４１３＋・・・の働きによＦＨ”となり、Ｒ
ＡＭ ５． 、５． 、 ・、ＯＣＥ端子１ｒＨｊレベ
ルとなるものである。
′″Ｈ’または高インピーダンス（不定）ｏ）となる、
従ってデコーダ１１の全ての出力端子はプルアップ抵抗
４５１ ＊４１３＋・・・の働きによＦＨ”となり、Ｒ
ＡＭ ５． 、５． 、 ・、ＯＣＥ端子１ｒＨｊレベ
ルとなるものである。
第５図の回路にあっては、グルアップ抵抗４５１＊４５
！＊・・・を設は九ことによシ、システムの主電源がオ
フする際第１表の■！τＥモードになるのを禁止するこ
とができて、ＲＡＭへの誤書き込みを防止できる。ま念
このようにＲＡＭを非活性化しかつスイッチ用トランジ
スタ４１ｔ−オフ状態とすることによシ、低消費電力化
が達成できる。また各ＲＡＭ ５ ＠ ＊ Ｒ雪＊ ”
・の個数に応じて第２図のようなドライブ回路を設ける
必要がなく、抵抗４ ｊ ＋ ４ Ｊ ｅ ４４ ＊
４５１ ｅ ４５Ｂ ＋−ｍ ）ランジメタ４１ｆ設け
るだけでよいため、著しく構成を簡素化できるものであ
る。
！＊・・・を設は九ことによシ、システムの主電源がオ
フする際第１表の■！τＥモードになるのを禁止するこ
とができて、ＲＡＭへの誤書き込みを防止できる。ま念
このようにＲＡＭを非活性化しかつスイッチ用トランジ
スタ４１ｔ−オフ状態とすることによシ、低消費電力化
が達成できる。また各ＲＡＭ ５ ＠ ＊ Ｒ雪＊ ”
・の個数に応じて第２図のようなドライブ回路を設ける
必要がなく、抵抗４ ｊ ＋ ４ Ｊ ｅ ４４ ＊
４５１ ｅ ４５Ｂ ＋−ｍ ）ランジメタ４１ｆ設け
るだけでよいため、著しく構成を簡素化できるものであ
る。
なお本発明は上記実施例のみに限られることはなく、種
々の応用が可能である０例えば実施例では、ＲＡＭｔ−
非書き込みモードとするレベル側に固定する手段にグル
アップ抵抗を用いた力ζアドレスデコーダの出力端子が
停電時にｖｓａｔたはＶ□Ｏいずれかと導通管もつこと
が保証されている場合は、グルアップ抵抗を省略できる
。
々の応用が可能である０例えば実施例では、ＲＡＭｔ−
非書き込みモードとするレベル側に固定する手段にグル
アップ抵抗を用いた力ζアドレスデコーダの出力端子が
停電時にｖｓａｔたはＶ□Ｏいずれかと導通管もつこと
が保証されている場合は、グルアップ抵抗を省略できる
。
またトランジスタ４１の代シに、第６図（＆）に示され
る如くアナログスイッチ５１を用い、Ｘ゛。
る如くアナログスイッチ５１を用い、Ｘ゛。
Ｙ端子を第５図のＸ、Ｙ点に接続すれば、システム中に
アナログスイッチが１回路余っているような場合に都合
がよい。また上記トランジスタ４１Ｌｔ）代りに、第６
図〜）の如くリレー５２によるスイッチを用いたり、第
６図（、）の如＜−二鼻アルスイッチ５３を用いること
もできる。ま九実施例では、アドレスデコーダの接地電
位をスイッチすることで説明したが、例えば第７図に示
される如（ＲＡＭの１及びまたはＲ／Ｗ端子に信号管送
るデコーダ以外の集積回路例えばバッファ６１の接地電
位をスイッチすることによっても、同等の効果を得るこ
とができる。また第８図の如く、トランジスタ４１０ペ
ース給電回路にツェナーダイオードｌ１ｔ−介挿すれば
、主電源が成る値以下に下る時に自動的にＲＡＭの働き
１止める高感度ツェ゛ナー回路會兼ねさせることもでき
る。またＲＡＭ−ＰａｃｋとよばれるＲＡＭの使い方を
する場合、即ち主システムをスイッチ・オフする前に主
システム中のＲＡＭの内容ｔＲＡＭ”；Ｐａａｋとよば
れる製電に転配し、これをバックアップするような場合
は、第９図に示される如くコネクタ８１のＧＮＤ （接
地）端子管２個設けることによｊ）、Ｐａｃｋが本体か
ら切シけなされたとたんにｉ端子への出力回路ｔ−”Ｈ
”レベルにすることができる。
アナログスイッチが１回路余っているような場合に都合
がよい。また上記トランジスタ４１Ｌｔ）代りに、第６
図〜）の如くリレー５２によるスイッチを用いたり、第
６図（、）の如＜−二鼻アルスイッチ５３を用いること
もできる。ま九実施例では、アドレスデコーダの接地電
位をスイッチすることで説明したが、例えば第７図に示
される如（ＲＡＭの１及びまたはＲ／Ｗ端子に信号管送
るデコーダ以外の集積回路例えばバッファ６１の接地電
位をスイッチすることによっても、同等の効果を得るこ
とができる。また第８図の如く、トランジスタ４１０ペ
ース給電回路にツェナーダイオードｌ１ｔ−介挿すれば
、主電源が成る値以下に下る時に自動的にＲＡＭの働き
１止める高感度ツェ゛ナー回路會兼ねさせることもでき
る。またＲＡＭ−ＰａｃｋとよばれるＲＡＭの使い方を
する場合、即ち主システムをスイッチ・オフする前に主
システム中のＲＡＭの内容ｔＲＡＭ”；Ｐａａｋとよば
れる製電に転配し、これをバックアップするような場合
は、第９図に示される如くコネクタ８１のＧＮＤ （接
地）端子管２個設けることによｊ）、Ｐａｃｋが本体か
ら切シけなされたとたんにｉ端子への出力回路ｔ−”Ｈ
”レベルにすることができる。
第１図は従来のメモリーシステムを示す回路図、第２図
ないし第４図は同回路のメモリー内容書き換え防護回路
図、第５ｒＩ！Ｊは本発明の一実施例を示す回路図、第
６図（、）ないしくｅ）は同回路のスイッチ部の変形例
管示す図、第７図ないし鮪９図は本発明の他の実施例を
説明するための回路図である。 １・・・主電源端子、２・・・パックアラ！電源、ｊｌ
。 ５露・・・Ｒ八 ３１・−デコーダ、４ノ・・・スイッ
チ素子、４４・・・抵抗、４５１〜４５１・・グルアッ
プ抵抗、５１−・アナログスイッチ、５２・・・リレー
、５３・−マニエアル・スイッチ、８１・・・コネクタ
。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第４図
ないし第４図は同回路のメモリー内容書き換え防護回路
図、第５ｒＩ！Ｊは本発明の一実施例を示す回路図、第
６図（、）ないしくｅ）は同回路のスイッチ部の変形例
管示す図、第７図ないし鮪９図は本発明の他の実施例を
説明するための回路図である。 １・・・主電源端子、２・・・パックアラ！電源、ｊｌ
。 ５露・・・Ｒ八 ３１・−デコーダ、４ノ・・・スイッ
チ素子、４４・・・抵抗、４５１〜４５１・・グルアッ
プ抵抗、５１−・アナログスイッチ、５２・・・リレー
、５３・−マニエアル・スイッチ、８１・・・コネクタ
。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第４図
Claims (5)
- （１） 揮発性を有した読み／書き可能なメモリーを
有しかつ主電源が断たれても前記読み／書１１１ＦＪ能
なメモリーの記憶内容が破壊されるのを防止するバック
アップ電源を有したメモリーシステムにおいて、前記読
み／書き可能なメモリーのメモリー選択端子及びまたは
読み／書きコントロール端子に信号管供給する集積回路
の電源供給系路にスイッチ素子全介挿し、前記読み／書
き可能なメモリーが前記バックアップ電源により生かさ
れるべき期間に前記スイッチ素子が開状態とすることに
より、この状態の間前記メモリー選択端子及びまたは読
み／書きコントロール端子への信号を、前記読み／１１
き可能なメモリーを非選択とするレベルに固定する手段
、及び／又は非書き込みモードとするレベル側に固定す
る手段を具備したことを特徴とするメモリーシステム。 - （２）前記スイッチ素子は、電子スイッチであることを
特徴とする特許請求０＠囲第１項に記載のメモリーシス
テム。 - （３）前記スイッチ素子は、手動スイッチであることを
特徴とする特許請求の範囲第１項に記載のメモリーシス
テム。 - （４）前記スイッチ素子は、差し込みコネクタで形成さ
れることを特徴とする特許請求の範囲第１項に記載のメ
モリーシステム。 - （５） 前記スイッチ素子は、電磁リレーで形成され
ることｔ−特徴とする特許請求の範囲第１項に記載のメ
モリーシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192231A JPS5894200A (ja) | 1981-11-30 | 1981-11-30 | メモリ−システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192231A JPS5894200A (ja) | 1981-11-30 | 1981-11-30 | メモリ−システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5894200A true JPS5894200A (ja) | 1983-06-04 |
Family
ID=16287837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192231A Pending JPS5894200A (ja) | 1981-11-30 | 1981-11-30 | メモリ−システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5894200A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6280716A (ja) * | 1985-10-03 | 1987-04-14 | Olympus Optical Co Ltd | マイクロコンピュータを備えた電子機器 |
| JPS6415847A (en) * | 1987-07-09 | 1989-01-19 | Fujitsu Ltd | Transmission system for memory valid signal |
-
1981
- 1981-11-30 JP JP56192231A patent/JPS5894200A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6280716A (ja) * | 1985-10-03 | 1987-04-14 | Olympus Optical Co Ltd | マイクロコンピュータを備えた電子機器 |
| JPS6415847A (en) * | 1987-07-09 | 1989-01-19 | Fujitsu Ltd | Transmission system for memory valid signal |
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