JPS589520B2 - 記憶制御装置 - Google Patents
記憶制御装置Info
- Publication number
- JPS589520B2 JPS589520B2 JP52054256A JP5425677A JPS589520B2 JP S589520 B2 JPS589520 B2 JP S589520B2 JP 52054256 A JP52054256 A JP 52054256A JP 5425677 A JP5425677 A JP 5425677A JP S589520 B2 JPS589520 B2 JP S589520B2
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- JP
- Japan
- Prior art keywords
- data
- error correction
- priority
- error
- circuit
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- Expired
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は記憶制御装置、具体的には複数ステンプでエラ
ー訂正を行うメモリシステムにおいてエラー訂正での割
込み待ち時間を省略する様な記憶制御装置に関する。
ー訂正を行うメモリシステムにおいてエラー訂正での割
込み待ち時間を省略する様な記憶制御装置に関する。
一般に記憶情報に冗長ビットを付加し、誤り検出を行う
方法としては従来より水平、垂直パリテイチェックが知
られており、検出かつ訂正も可能とするものにはハミン
グコード等、更にはＥｃｃ（エラーコレクティングコー
ド方式）の簡易改良型としてリード／ライト（反転）の
繰返しによるエラー訂正（特に小形機において用いられ
る）機能がある。
方法としては従来より水平、垂直パリテイチェックが知
られており、検出かつ訂正も可能とするものにはハミン
グコード等、更にはＥｃｃ（エラーコレクティングコー
ド方式）の簡易改良型としてリード／ライト（反転）の
繰返しによるエラー訂正（特に小形機において用いられ
る）機能がある。
主に小形機において用いられているエラー検出・訂正の
ための回路を第１図に示す。
ための回路を第１図に示す。
図において、まず要求受付回路ＲＣ１にてデータ要求を
受付け、そのときのアドレスをアドレスレジスタＡＲ２
にてラッチする。
受付け、そのときのアドレスをアドレスレジスタＡＲ２
にてラッチする。
そして記憶装置ＭＭＵ３の該当アドレスよりデータを読
出し、パリティチェッヵーＰＣ４にて誤り検査を行い、
誤りの無い場合にはそのままデータを出力する。
出し、パリティチェッヵーＰＣ４にて誤り検査を行い、
誤りの無い場合にはそのままデータを出力する。
もし、パリティチェッカーＰＣ５にてエラーが検出され
ると訂正回路ＣＣ５に記録し、信号Ｆ１を発してデータ
をラッチし、反転器Ｉ６で反転したデータを記憶装置Ｍ
ＭＵ３へ書込む。
ると訂正回路ＣＣ５に記録し、信号Ｆ１を発してデータ
をラッチし、反転器Ｉ６で反転したデータを記憶装置Ｍ
ＭＵ３へ書込む。
このサイクルが終ると信号Ｆ２が出て再度データを読出
し、データレジスタＤＲ７ヘデータをラッチする。
し、データレジスタＤＲ７ヘデータをラッチする。
このサイクルが終了すると信号Ｆ３が出て、該データレ
ジスタＤＲ７のデータを更に反転器Ｉ６で反転し、記憶
装置ＭＭＵ３へ書込むと、同時にゲート回路Ｇ８のゲー
トを開き、データを出刀してエラー訂正を終える。
ジスタＤＲ７のデータを更に反転器Ｉ６で反転し、記憶
装置ＭＭＵ３へ書込むと、同時にゲート回路Ｇ８のゲー
トを開き、データを出刀してエラー訂正を終える。
この間、他からのデータ要求の受付けはなされない。
以上の動作を簡単にまとめたのが下記例である。
（複数ステップのエラー訂正例であり口はビット落ちデ
ータである） しかしながら、この様に複数ステップにてエラー訂正を
行う場合、他からアクセスがあってもエラー訂正が終了
するまで通常のエラーのないアクセス時間の複数倍の時
間だけ待たされるという欠点がある。
ータである） しかしながら、この様に複数ステップにてエラー訂正を
行う場合、他からアクセスがあってもエラー訂正が終了
するまで通常のエラーのないアクセス時間の複数倍の時
間だけ待たされるという欠点がある。
本発明は上記欠点に鑑みてなされたものであり、金物を
複数組設け、優先度制御回路によりいずれの金物を使用
するが決定する様な構成にすることにより処理時間を改
善した記憶制御装置を提供することを目的とする。
複数組設け、優先度制御回路によりいずれの金物を使用
するが決定する様な構成にすることにより処理時間を改
善した記憶制御装置を提供することを目的とする。
以下第２図を使用して本発明に関し詳細に説明する。
第２図は本発明における記憶制御装置の実施例であり、
複数ステップによる誤り訂正機能を２つ持った場合であ
る。
複数ステップによる誤り訂正機能を２つ持った場合であ
る。
図において１１．１２は２ケ所からの割込み要求受付回
路ＲＣＡ，Ｂ、１３は受けつけた割込要求のうちの優先
度を決定するプライオリテイ回路ＰＲＯ、１４，１５は
それぞれアドレスレジスタＡＲＡ．ＡＲＢ、１６，１７
はそれぞれデータレジスタＤＲＡ，ＤＲＢ、１８はデー
タを反転する為の反転器Ｉ、１９はエラー訂正後のデー
タを送出するゲート回路Ｇ、２０は記憶装置牒、２１．
２２はエラー訂正の為のＲＥＡＤ／ＷＲＩＴＥそして各
レジスタ類のコントロールを受け持つエラー訂正制御回
路ＣＣＡ．ＣＣＢ、２３はパリテイチェッヵｐｃである
。
路ＲＣＡ，Ｂ、１３は受けつけた割込要求のうちの優先
度を決定するプライオリテイ回路ＰＲＯ、１４，１５は
それぞれアドレスレジスタＡＲＡ．ＡＲＢ、１６，１７
はそれぞれデータレジスタＤＲＡ，ＤＲＢ、１８はデー
タを反転する為の反転器Ｉ、１９はエラー訂正後のデー
タを送出するゲート回路Ｇ、２０は記憶装置牒、２１．
２２はエラー訂正の為のＲＥＡＤ／ＷＲＩＴＥそして各
レジスタ類のコントロールを受け持つエラー訂正制御回
路ＣＣＡ．ＣＣＢ、２３はパリテイチェッヵｐｃである
。
即ち、第１図における記憶制御装置にプライオリテイ回
路ＰＲＣ１３を挿入し、反転器Ｉ１８・パリテイチェツ
力ＰＣ２３・ゲート回路Ｇ１９を除く記憶装置ＭＭ０２
０周辺を全て２組としたものである。
路ＰＲＣ１３を挿入し、反転器Ｉ１８・パリテイチェツ
力ＰＣ２３・ゲート回路Ｇ１９を除く記憶装置ＭＭ０２
０周辺を全て２組としたものである。
以下、第２図における記憶制御装置の動作につき詳細に
説明する。
説明する。
まず、２つの要求受付回路ＲＣＡ，ＲＣＢ１１，１２に
て割込みを受付ける。
て割込みを受付ける。
そしてプライオリテイ回路ＰＲＣ１３にて優先度の競合
がなされ、受付けた割込み要求のうち、いずれか優先度
の高いものが選択され、アドレスレジスタＡＲＡ１４／
データレジスタＤＲＡ１６、又アドルスレジスタＡＲＢ
１５／データレジスタＤＲＢ１７、そして訂正制御回路
ＣＣＡ，ＣＣＢ２１，２２のいずれかが選択されて動作
する。
がなされ、受付けた割込み要求のうち、いずれか優先度
の高いものが選択され、アドレスレジスタＡＲＡ１４／
データレジスタＤＲＡ１６、又アドルスレジスタＡＲＢ
１５／データレジスタＤＲＢ１７、そして訂正制御回路
ＣＣＡ，ＣＣＢ２１，２２のいずれかが選択されて動作
する。
エラー訂正方法は従来システムの場合と同様であり、パ
リテイチェツ力ＰＣ２３でパリテイエラーが検出された
場合、例えばプライオリテイがＡであれば訂正制御回路
ＣＣＡ ２１が動作し、アドレスレジスタＡＲＡ１４／
データレジスタＤＲＡ１６を動作させ、信号Ａ１にて読
出しデータをラッチし、反転器Ｉ１８にてデータを反転
した後、記憶装置ＭＭＵ２０へ書込む。
リテイチェツ力ＰＣ２３でパリテイエラーが検出された
場合、例えばプライオリテイがＡであれば訂正制御回路
ＣＣＡ ２１が動作し、アドレスレジスタＡＲＡ１４／
データレジスタＤＲＡ１６を動作させ、信号Ａ１にて読
出しデータをラッチし、反転器Ｉ１８にてデータを反転
した後、記憶装置ＭＭＵ２０へ書込む。
このサイクル終了後、信号Ａ２で再度読み出し、データ
レジスタＤＲＡ１６にラッチする。
レジスタＤＲＡ１６にラッチする。
このザイクルが終了すると信号Ａ３が出てデータレジス
タＤＲＡ１６にラッチされたデータを反転するとともに
ゲート回路１９を開けてデータを送出することにより讐
受付げ、ならびにエラー訂正は終了する。
タＤＲＡ１６にラッチされたデータを反転するとともに
ゲート回路１９を開けてデータを送出することにより讐
受付げ、ならびにエラー訂正は終了する。
Ｂに対しても同様に動作する。尚、Ａ用のアドレス／デ
ータの各レジスタＡＲＡ，ＤＲＡ１４，１６、Ｂ用のア
ドレス／データの各レジスタＡＲＢ，ＤＲＢ１５，１７
がプライオリテイ回路ＰＲＣ１３にて制御されるため訂
正中のデータは保持されており、エラー訂正が行なわれ
ている途中に要求が来てもプライオリテイの高い方を処
理した後、エラー訂正に移れるため、訂正の為の待ち時
間は省略される。
ータの各レジスタＡＲＡ，ＤＲＡ１４，１６、Ｂ用のア
ドレス／データの各レジスタＡＲＢ，ＤＲＢ１５，１７
がプライオリテイ回路ＰＲＣ１３にて制御されるため訂
正中のデータは保持されており、エラー訂正が行なわれ
ている途中に要求が来てもプライオリテイの高い方を処
理した後、エラー訂正に移れるため、訂正の為の待ち時
間は省略される。
以上説明の如く、本発明によると、エラー訂正の為に長
時間メモリが専有されていたものがプライオリテイの高
いものが早《処理され、待ち時間がなくなる。
時間メモリが専有されていたものがプライオリテイの高
いものが早《処理され、待ち時間がなくなる。
従って処理時間が改善され、且つＥＣＣ方式へ簡易改良
型であるため安価で有効なシステムが提供できる。
型であるため安価で有効なシステムが提供できる。
第１図は従来における記憶制御装置、第２図は本発明に
おける記憶制御装置の実施例である。
おける記憶制御装置の実施例である。
Claims (1)
- １ 外部からの割込み要求を受付ける複数組の要求受付
回路と、該要求のアドレス及至データをラッチする複数
組のアドレスならびにデータレジスタと、前記アドレス
に対応するメモリ装置内のデータのチェックを行うパリ
テイチェッ力と、該パリテイチェツ力にて誤りが検出さ
れると読み出し，書込みの繰返しにより訂正制御を行う
複数組の誤り訂正制御回路と、該誤り訂正制御回路の制
御のもとに前記データレジスタにラッチされたデータを
反転してメモリ装置へ書込む反転器と、前記要求受付回
路にて受付けられた割込み要求の優先度を決定すること
により前記複数組の回路ならびにレジスタのいずれを使
用するか選択する優先度制御回路とを具備することを特
徴とする記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52054256A JPS589520B2 (ja) | 1977-05-13 | 1977-05-13 | 記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52054256A JPS589520B2 (ja) | 1977-05-13 | 1977-05-13 | 記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53139937A JPS53139937A (en) | 1978-12-06 |
| JPS589520B2 true JPS589520B2 (ja) | 1983-02-21 |
Family
ID=12965467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52054256A Expired JPS589520B2 (ja) | 1977-05-13 | 1977-05-13 | 記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589520B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA984516A (en) * | 1972-05-15 | 1976-02-24 | Honeywell Information Systems Inc. | Interrupt mechanism for a peripheral controller |
| JPS5011635A (ja) * | 1973-06-02 | 1975-02-06 |
-
1977
- 1977-05-13 JP JP52054256A patent/JPS589520B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53139937A (en) | 1978-12-06 |
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