JPH0624882Y2 - フエ−ルセ−フ回路 - Google Patents
フエ−ルセ−フ回路Info
- Publication number
- JPH0624882Y2 JPH0624882Y2 JP10531786U JP10531786U JPH0624882Y2 JP H0624882 Y2 JPH0624882 Y2 JP H0624882Y2 JP 10531786 U JP10531786 U JP 10531786U JP 10531786 U JP10531786 U JP 10531786U JP H0624882 Y2 JPH0624882 Y2 JP H0624882Y2
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Links
- 230000010355 oscillation Effects 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 8
- 238000012790 confirmation Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Safety Devices In Control Systems (AREA)
Description
【考案の詳細な説明】 〔考案の技術分野〕 本考案は、安全装置等に関するフェールセーフ回路に関
するものである。
するものである。
〔従来技術〕 一般に、工作機械等には危険防止のための各種安全装置
が付加されている。例えば、プレス機械においては、プ
レス駆動領域と作業者の作業領域間に発光素子と受光素
子を用いて多数の光束を設け、プレス動作中光束を遮断
する物体が存在すればプレス動作を停止する安全装置が
設けられている。
が付加されている。例えば、プレス機械においては、プ
レス駆動領域と作業者の作業領域間に発光素子と受光素
子を用いて多数の光束を設け、プレス動作中光束を遮断
する物体が存在すればプレス動作を停止する安全装置が
設けられている。
このような安全装置に用いられるフェールセーフシステ
ムは、安全装置を構成するいずれか１つの要素が故障し
てもその故障により、安全性が損なわれないように制御
するシステムである。
ムは、安全装置を構成するいずれか１つの要素が故障し
てもその故障により、安全性が損なわれないように制御
するシステムである。
第３図(a),(b)は上述のようなフェールセーフの一例を
示す回路図である。
示す回路図である。
この回路は一般的に一致回路として使用されているもの
であり、同図(a),(b)に示す回路は共に入力Ａ，Ｂから
同じ信号（例えばハイ信号またはロー信号）が入力した
場合に出力Ｘにロー信号を出力する回路である。例え
ば、この回路を前述のプレス機械に用いた場合には、受
光素子からの受光信号をＡに入力し、検出確認用の信号
をＢに入力することにより、両信号が一致した時のみよ
りロー信号を出力し、このロー信号により、プレス動作
等を停止させる。
であり、同図(a),(b)に示す回路は共に入力Ａ，Ｂから
同じ信号（例えばハイ信号またはロー信号）が入力した
場合に出力Ｘにロー信号を出力する回路である。例え
ば、この回路を前述のプレス機械に用いた場合には、受
光素子からの受光信号をＡに入力し、検出確認用の信号
をＢに入力することにより、両信号が一致した時のみよ
りロー信号を出力し、このロー信号により、プレス動作
等を停止させる。
しかしながら、上述のような従来のフェールセーフ回路
はゲート回路で構成されており、例えばゲート回路が破
壊された場合には入力Ａ，Ｂが不一致であるのに、出力
は一致を示す信号（ロー信号）を出力する事がある。
はゲート回路で構成されており、例えばゲート回路が破
壊された場合には入力Ａ，Ｂが不一致であるのに、出力
は一致を示す信号（ロー信号）を出力する事がある。
例えば第３図(a)の例でＮＡＮＤゲート１が何らかの原
因で破損し、ＮＡＮＤゲート１の出力がＬレベル状態に
固定された時、またはＮＡＮＤゲート４の出力が何らか
の原因で破損し、ＮＡＮＤゲート４の出力がＬレベル状
態に固定された時にはＸからロー信号が出力されてしま
う。また、同図(b)の例でもＥＸＯＲゲートが破損し、
ＥＸＯＲゲート５の出力がローレジスタになると、Ｘか
らロー信号が出力されてしまう。
因で破損し、ＮＡＮＤゲート１の出力がＬレベル状態に
固定された時、またはＮＡＮＤゲート４の出力が何らか
の原因で破損し、ＮＡＮＤゲート４の出力がＬレベル状
態に固定された時にはＸからロー信号が出力されてしま
う。また、同図(b)の例でもＥＸＯＲゲートが破損し、
ＥＸＯＲゲート５の出力がローレジスタになると、Ｘか
らロー信号が出力されてしまう。
従って、入力Ａ，Ｂが不一致であるのに出力Ｘは一致を
示すため、この出力Ｘを危険等の防止用の信号として用
いる場合には非常に危険な状態となる。
示すため、この出力Ｘを危険等の防止用の信号として用
いる場合には非常に危険な状態となる。
本考案は上記従来の欠点に鑑み、後述するフェールセー
フ素子を用いることにより、回路の一部が破壊されたと
しても確実に安全を確保できることを可能にしたフェー
ルセーフ回路を提供することを目的とする。
フ素子を用いることにより、回路の一部が破壊されたと
しても確実に安全を確保できることを可能にしたフェー
ルセーフ回路を提供することを目的とする。
本考案は上記目的を達成するために、第１，第２の切換
手段と、該第１，第２の切換手段の出力が入力し、全て
の入力がある時発振する第１論理積演算発振手段と、前
記第１，第２の切換手段の出力が反転されて入力する第
２の論理積演算発振手段と、前記第１，第２の論理積演
算発振手段の出力が入力する論理和回路と、前記第１，
第２の論理積演算発振手段の出力を加算する加算手段
と、該加算手段の出力と前記論理和回路の出力とが入力
する第３の論理積演算発振手段とを有することを特徴と
する。
手段と、該第１，第２の切換手段の出力が入力し、全て
の入力がある時発振する第１論理積演算発振手段と、前
記第１，第２の切換手段の出力が反転されて入力する第
２の論理積演算発振手段と、前記第１，第２の論理積演
算発振手段の出力が入力する論理和回路と、前記第１，
第２の論理積演算発振手段の出力を加算する加算手段
と、該加算手段の出力と前記論理和回路の出力とが入力
する第３の論理積演算発振手段とを有することを特徴と
する。
以下本考案の実施例について図面を参照しながら詳述す
る。
る。
第１図(a)は、本実施例のフェールセーフモニタの回路
図である。同図において、本願のフェールセーフモニタ
６内は、フェールセーフ素子Ｆ１〜Ｆ３、ＯＲゲート
７、加算器８、インバータ９ａ，９ｂとで構成されてい
る。また、フェールセーフモニタ６には入力端子Ｃ，
Ｄ、出力端子Ｙが配設されている。この入力端子Ｃには
信号切換回路１０が接続され、入力端子Ｄには信号切換
回路１１が接続されている。また、各信号切換回路１
０，１１の一端は接地されている。従って、信号切換回
路１０がオンすると、入力端子ＣはＬレベルとなり、信
号切換回路１１がオンすると、入力端子Ｄはローレベル
となる。
図である。同図において、本願のフェールセーフモニタ
６内は、フェールセーフ素子Ｆ１〜Ｆ３、ＯＲゲート
７、加算器８、インバータ９ａ，９ｂとで構成されてい
る。また、フェールセーフモニタ６には入力端子Ｃ，
Ｄ、出力端子Ｙが配設されている。この入力端子Ｃには
信号切換回路１０が接続され、入力端子Ｄには信号切換
回路１１が接続されている。また、各信号切換回路１
０，１１の一端は接地されている。従って、信号切換回
路１０がオンすると、入力端子ＣはＬレベルとなり、信
号切換回路１１がオンすると、入力端子Ｄはローレベル
となる。
また、入力端子Ｃ，Ｄには各々抵抗Ｒ１，Ｒ２が接続さ
れ、抵抗Ｒ１，Ｒ２を介して所定電圧Ｖが印加されてい
る。したがって、各信号切換回路１０，１１がオフする
と入力端子Ｃ，Ｄは共にＨレベルとなる。
れ、抵抗Ｒ１，Ｒ２を介して所定電圧Ｖが印加されてい
る。したがって、各信号切換回路１０，１１がオフする
と入力端子Ｃ，Ｄは共にＨレベルとなる。
入力端子Ｃはフェールセーフ素子Ｆ１に接続されると共
に、インバータ９ａを介してフェールセーフ素子Ｆ２に
も接続されている。同様に、入力端子Ｄはフェールセー
フ素子Ｆ１に接続されると共に、インバータ９ｂを介し
てフェールセーフ素子Ｆ２にも接続されている。
に、インバータ９ａを介してフェールセーフ素子Ｆ２に
も接続されている。同様に、入力端子Ｄはフェールセー
フ素子Ｆ１に接続されると共に、インバータ９ｂを介し
てフェールセーフ素子Ｆ２にも接続されている。
このフェールセーフ素子Ｆ１，Ｆ２等は、第２図(a)に
示すように、入力ａ，ｂの状態によって、出力の状態が
変化する。この入力ａ，ｂに対する出力ｘの変化を示す
図が同図(b)である。同図(b)に示すように、フェールセ
ーフ素子は、入力ａ，ｂへ共にハイ信号が入力した時発
振信号を出力し、入力ａ，ｂへ共にロー信号が入力した
場合と、入力ａ，ｂのどちらか一方がロー信号で他方が
Ｈ信号の時発振を停止する。また、入力ａへハイ信号が
入力し、入力ｂへＨレベルよりも高い信号が入力しても
発振は停止する。
示すように、入力ａ，ｂの状態によって、出力の状態が
変化する。この入力ａ，ｂに対する出力ｘの変化を示す
図が同図(b)である。同図(b)に示すように、フェールセ
ーフ素子は、入力ａ，ｂへ共にハイ信号が入力した時発
振信号を出力し、入力ａ，ｂへ共にロー信号が入力した
場合と、入力ａ，ｂのどちらか一方がロー信号で他方が
Ｈ信号の時発振を停止する。また、入力ａへハイ信号が
入力し、入力ｂへＨレベルよりも高い信号が入力しても
発振は停止する。
このようなフェールセーフ素子Ｆ１，Ｆ２の発振信号は
ＯＲゲート７（第１図(a)）、加算器８へ出力する。加
算器８は２入力端子を有し、両入力端子へ発振信号が入
力するとＨレベルより高い信号を出力し、両入力端子へ
発振信号が入力しないと（停止信号が入力すると）、Ｌ
レベルとなり、一方の入力端子のみへ発振信号が入力す
るとＨレベルとなる。このような出力状態となる加算器
８の出力と上述のＯＲゲート７の出力とは共にフェール
セーフ素子Ｆ３へ出力される。フェールセーフ素子Ｆ３
は上述と同様の構成であり、このフェールセーフＦ３は
出力端子Ｙを介して出力信号を送出する。
ＯＲゲート７（第１図(a)）、加算器８へ出力する。加
算器８は２入力端子を有し、両入力端子へ発振信号が入
力するとＨレベルより高い信号を出力し、両入力端子へ
発振信号が入力しないと（停止信号が入力すると）、Ｌ
レベルとなり、一方の入力端子のみへ発振信号が入力す
るとＨレベルとなる。このような出力状態となる加算器
８の出力と上述のＯＲゲート７の出力とは共にフェール
セーフ素子Ｆ３へ出力される。フェールセーフ素子Ｆ３
は上述と同様の構成であり、このフェールセーフＦ３は
出力端子Ｙを介して出力信号を送出する。
以上のような構成の本実施例のフェールセーフモニタの
回路動作について以下に第１図(b)の真理図に従って説
明する。
回路動作について以下に第１図(b)の真理図に従って説
明する。
まず、信号切換手段１０，１１がオンされて、入力Ｃ，
Ｄにロー信号が入力すると、フェールセーフ素子Ｆ１の
両入力端子にはロー信号が供給され、フェールセーフ素
子Ｆ１の出力は前述の第２図(b)に示すように発振停止
状態となる。一方、フェールセーフ素子Ｆ２の両入力端
子には、インバータ９ａ，９ｂを介してハイ信号が供給
されるため、同様に第２図(b)より発振状態となる。
Ｄにロー信号が入力すると、フェールセーフ素子Ｆ１の
両入力端子にはロー信号が供給され、フェールセーフ素
子Ｆ１の出力は前述の第２図(b)に示すように発振停止
状態となる。一方、フェールセーフ素子Ｆ２の両入力端
子には、インバータ９ａ，９ｂを介してハイ信号が供給
されるため、同様に第２図(b)より発振状態となる。
このため、ＯＲゲート７ではフェールセーフ素子Ｆ２の
出力をハイ信号としてフェールセーフ素子Ｆ３へ供給
し、加算器８では、両入力の一方のみが発振信号である
ため、ハイ信号をフェールセーフ素子Ｆ３へ供給する。
従って、フェールセーフ素子Ｆ３は両入力にハイ信号が
入力しているため発振状態となる。従って、この回路に
より、Ｃ，Ｄ両入力には同一信号が入力していることを
Ｙより出力する発振信号によって確認できる。
出力をハイ信号としてフェールセーフ素子Ｆ３へ供給
し、加算器８では、両入力の一方のみが発振信号である
ため、ハイ信号をフェールセーフ素子Ｆ３へ供給する。
従って、フェールセーフ素子Ｆ３は両入力にハイ信号が
入力しているため発振状態となる。従って、この回路に
より、Ｃ，Ｄ両入力には同一信号が入力していることを
Ｙより出力する発振信号によって確認できる。
一方、上述のように入力Ｃ，Ｄ共にロー信号が入力して
いる時、フェールセーフ素子Ｆ１，Ｆ２またはインバー
タ９ａ，９ｂのいずれか１つか破壊した時、フェールセ
ーフ素子Ｆ１またはフェールセーフ素子Ｆ２のいずれか
一方は停止信号となるため、ＯＲゲート７ではこれを検
出し、ロー信号をフェールセーフ素子Ｆ３へ出力するの
でＹの出力は必ず停止信号となる。また、インバータ９
ａ，９ｂ共に破壊しフェールセーフ素子Ｆ１，Ｆ２共に
発振状態となった場合には加算器８からハイ信号よりＨ
レベルの信号を出力するため、フェールセーフ素子Ｆ３
の出力は同じく停止信号となる。
いる時、フェールセーフ素子Ｆ１，Ｆ２またはインバー
タ９ａ，９ｂのいずれか１つか破壊した時、フェールセ
ーフ素子Ｆ１またはフェールセーフ素子Ｆ２のいずれか
一方は停止信号となるため、ＯＲゲート７ではこれを検
出し、ロー信号をフェールセーフ素子Ｆ３へ出力するの
でＹの出力は必ず停止信号となる。また、インバータ９
ａ，９ｂ共に破壊しフェールセーフ素子Ｆ１，Ｆ２共に
発振状態となった場合には加算器８からハイ信号よりＨ
レベルの信号を出力するため、フェールセーフ素子Ｆ３
の出力は同じく停止信号となる。
次に、信号切換手段１０，１１が共にオフされて、入力
Ｃ，Ｄにハイ信号が入力すると、フェールセーフ素子Ｆ
１の両入力端子にはハイ信号が供給され、フェールセー
フ素子Ｆ１の出力は前述の第２図(b)に示すように発振
状態となる。一方、フェールセーフ素子Ｆ２の両入力端
子には、インバータ９ａ，９ｂを介してロー信号が供給
されるため、同様に第２図(b)より発振は停止状態とな
る。
Ｃ，Ｄにハイ信号が入力すると、フェールセーフ素子Ｆ
１の両入力端子にはハイ信号が供給され、フェールセー
フ素子Ｆ１の出力は前述の第２図(b)に示すように発振
状態となる。一方、フェールセーフ素子Ｆ２の両入力端
子には、インバータ９ａ，９ｂを介してロー信号が供給
されるため、同様に第２図(b)より発振は停止状態とな
る。
このため、ＯＲゲート７ではフェールセーフ素子Ｆ１の
発振出力をフェールセーフ素子Ｆ３へ供給し、ＯＲゲー
ト７、加算器８では、両入力の一方のみが発振信号であ
るため、共にハイ信号をフェールセーフ素子Ｆ３へ供給
する。従って、フェールセーフ素子Ｆ３は両入力にハイ
信号が入力しているため発振状態となる。従って、この
回路によりＣ，Ｄ両入力には同一信号が入力しているこ
とをＹより出力する発振信号によって確認できる。
発振出力をフェールセーフ素子Ｆ３へ供給し、ＯＲゲー
ト７、加算器８では、両入力の一方のみが発振信号であ
るため、共にハイ信号をフェールセーフ素子Ｆ３へ供給
する。従って、フェールセーフ素子Ｆ３は両入力にハイ
信号が入力しているため発振状態となる。従って、この
回路によりＣ，Ｄ両入力には同一信号が入力しているこ
とをＹより出力する発振信号によって確認できる。
一方、上述のように入力Ｃ，Ｄ共にロー信号が入力して
いる時、フェールセーフ素子Ｆ１，Ｆ２またはインバー
タ９ａ，９ｂのいずれか１つが破壊した時、またはイン
バータ９ａ，９ｂが共に破壊した場合には前述と同様、
フェールセーフ素子Ｆ３（Ｙ）出力は停止信号となる。
いる時、フェールセーフ素子Ｆ１，Ｆ２またはインバー
タ９ａ，９ｂのいずれか１つが破壊した時、またはイン
バータ９ａ，９ｂが共に破壊した場合には前述と同様、
フェールセーフ素子Ｆ３（Ｙ）出力は停止信号となる。
以上のように、インバータ９ａ，９ｂ、フェールセーフ
素子Ｆ１，Ｆ２，Ｆ３が破壊している場合には入力端子
Ｃ，Ｄから入力する信号が一致しているにもかかわらず
本願の回路では、Ｙより必ず停止信号が出力される。従
って、この出力により制御を行おうとする場合、その制
御動作を停止することができ、確実にフェールセーフ機
能が実行される。
素子Ｆ１，Ｆ２，Ｆ３が破壊している場合には入力端子
Ｃ，Ｄから入力する信号が一致しているにもかかわらず
本願の回路では、Ｙより必ず停止信号が出力される。従
って、この出力により制御を行おうとする場合、その制
御動作を停止することができ、確実にフェールセーフ機
能が実行される。
また、信号切換手段１０，または１１の一方がオンされ
て、入力Ｃ，またはＤにロー信号が入力すると、フェー
ルセーフ素子Ｆ１の両入力端子にはロー信号とハイ信号
が供給され、フェールセーフ素子Ｆ１の出力は停止状態
となる。一方、フェールセーフ素子Ｆ２も同様にして停
止状態となる。
て、入力Ｃ，またはＤにロー信号が入力すると、フェー
ルセーフ素子Ｆ１の両入力端子にはロー信号とハイ信号
が供給され、フェールセーフ素子Ｆ１の出力は停止状態
となる。一方、フェールセーフ素子Ｆ２も同様にして停
止状態となる。
このため、ＯＲゲート７の出力および加算器８の出力は
停止信号であり、ロー信号をフェールセーフ素子Ｆ３へ
供給する。従って、フェールセーフ素子Ｆ３は両入力に
ロー信号が入力しているため停止状態となる。従って、
当然この回路により、Ａ，Ｂ両入力には異なった信号が
入力していることも勿論判断できる。
停止信号であり、ロー信号をフェールセーフ素子Ｆ３へ
供給する。従って、フェールセーフ素子Ｆ３は両入力に
ロー信号が入力しているため停止状態となる。従って、
当然この回路により、Ａ，Ｂ両入力には異なった信号が
入力していることも勿論判断できる。
以上のように、本実施例のフェールセーフモニタによれ
ば、入力信号が一致しているか否かを発振信号により確
認すると共に、内部の回路素子が破壊した場合には、出
力信号が停止信号（ロー信号）に変わるため、回路素子
等の破損によって、出力信号がハイ信号等の制御系の動
作を行わせるための信号となることがない。
ば、入力信号が一致しているか否かを発振信号により確
認すると共に、内部の回路素子が破壊した場合には、出
力信号が停止信号（ロー信号）に変わるため、回路素子
等の破損によって、出力信号がハイ信号等の制御系の動
作を行わせるための信号となることがない。
以上詳細に説明したように本考案によれば、内部回路素
子等が破損した場合に必ず出力信号はフェールセーフ
（制御系等を駆動停止させる動作）例に移行するため、
この出力信号を安全装置等に使用すればさらに安全性が
向上する。
子等が破損した場合に必ず出力信号はフェールセーフ
（制御系等を駆動停止させる動作）例に移行するため、
この出力信号を安全装置等に使用すればさらに安全性が
向上する。
第１図(a)は本実施例のフェールセーフモニタの回路
図、 第１図(b)は第１図(a)の回路図の真理表、 第２図(a)は本実施例のフェールセーフモニタの要部の
回路図、 第２図(b)は第２図(a)の回路図の真理表、 第３図(a),(b)はフェールセーフモニタの従来の回路図
である。 ６……フェールセーフモニタ、 ７……ＯＲゲート、 ８……加算器、 ９ａ，９ｂ……インバータ、 １０，１１……切換手段、 Ｆ１，Ｆ２，Ｆ３……フェールセーフ素子．
図、 第１図(b)は第１図(a)の回路図の真理表、 第２図(a)は本実施例のフェールセーフモニタの要部の
回路図、 第２図(b)は第２図(a)の回路図の真理表、 第３図(a),(b)はフェールセーフモニタの従来の回路図
である。 ６……フェールセーフモニタ、 ７……ＯＲゲート、 ８……加算器、 ９ａ，９ｂ……インバータ、 １０，１１……切換手段、 Ｆ１，Ｆ２，Ｆ３……フェールセーフ素子．
Claims (1)
- 【請求項１】第１，第２の切換手段と、該第１，第２の
切換手段の出力が入力し、全ての入力がある時発振する
第１論理積演算発振手段と、前記第１，第２の切換手段
の出力が反転されて入力する第２の論理積演算発振手段
と、前記第１，第２の論理積演算発振手段の出力が入力
する論理和回路と、前記第１，第２の論理積演算発振手
段の出力を加算する加算手段と、該加算手段の出力と前
記論理和回路の出力とが入力する第３の論理積演算発振
手段とを有することを特徴とするフェールセーフ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10531786U JPH0624882Y2 (ja) | 1986-07-08 | 1986-07-08 | フエ−ルセ−フ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10531786U JPH0624882Y2 (ja) | 1986-07-08 | 1986-07-08 | フエ−ルセ−フ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6312205U JPS6312205U (ja) | 1988-01-27 |
| JPH0624882Y2 true JPH0624882Y2 (ja) | 1994-06-29 |
Family
ID=30979633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10531786U Expired - Lifetime JPH0624882Y2 (ja) | 1986-07-08 | 1986-07-08 | フエ−ルセ−フ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0624882Y2 (ja) |
-
1986
- 1986-07-08 JP JP10531786U patent/JPH0624882Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6312205U (ja) | 1988-01-27 |
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