JPS5895827A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS5895827A JPS5895827A JP56194072A JP19407281A JPS5895827A JP S5895827 A JPS5895827 A JP S5895827A JP 56194072 A JP56194072 A JP 56194072A JP 19407281 A JP19407281 A JP 19407281A JP S5895827 A JPS5895827 A JP S5895827A
- Authority
- JP
- Japan
- Prior art keywords
- film
- shaped
- conductive layer
- fluoric acid
- etched
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体結晶とりわけ■−Ｖ化合物半導体を用
いた半導体素子の製造方法に関する。通゛常、砒化ガリ
ウム（以下ＧａＡｓ と略す。）等の■−■化合物半
導体による半導体デバイスとして用いる所望の導電層は
、半絶縁性基板上にエピタキシャル成長法またはイオン
注入法により形成す本。
いた半導体素子の製造方法に関する。通゛常、砒化ガリ
ウム（以下ＧａＡｓ と略す。）等の■−■化合物半
導体による半導体デバイスとして用いる所望の導電層は
、半絶縁性基板上にエピタキシャル成長法またはイオン
注入法により形成す本。
さらに目的に応じて、この導電層を所望の形状にエツチ
ング形成する。この場合エツチングマスクとしてフォト
レジストまたは化学気相成長（以下ｃｖｎと略す）法に
よる酸化珪素膜あるいは窒化珪素膜などを用いる。Ｇ＆
ムＳ結晶はＣＶＤ法実施時に、新たに、同結晶基板の表
面部に、酸化ガリウムなどの基板成分の酸化膜や高温処
理によるひずみ層などの薄膜が形成される。これらの薄
膜は、ＣＶＤ酸化珪素膜あるいは窒化珪素膜のエツチン
グの際に完全に除去することができないため、残留薄膜
としてＧＩＬＡＳ結晶表面に存在する。従って、ＧａＡ
ｓ結晶をエツチングをする際、この残留薄膜のためエツ
チング面が凸凹になったり、あるいは残留薄膜が全くエ
ツチングされないために不均一な表面形状になる。かか
る残留薄膜は、主として上記ＣＶＤ法形酸形成酸化珪素
膜板成分酸化膜との混合物である。
ング形成する。この場合エツチングマスクとしてフォト
レジストまたは化学気相成長（以下ｃｖｎと略す）法に
よる酸化珪素膜あるいは窒化珪素膜などを用いる。Ｇ＆
ムＳ結晶はＣＶＤ法実施時に、新たに、同結晶基板の表
面部に、酸化ガリウムなどの基板成分の酸化膜や高温処
理によるひずみ層などの薄膜が形成される。これらの薄
膜は、ＣＶＤ酸化珪素膜あるいは窒化珪素膜のエツチン
グの際に完全に除去することができないため、残留薄膜
としてＧＩＬＡＳ結晶表面に存在する。従って、ＧａＡ
ｓ結晶をエツチングをする際、この残留薄膜のためエツ
チング面が凸凹になったり、あるいは残留薄膜が全くエ
ツチングされないために不均一な表面形状になる。かか
る残留薄膜は、主として上記ＣＶＤ法形酸形成酸化珪素
膜板成分酸化膜との混合物である。
本発明は、この残留薄膜を化学的処理によって除去した
後に、ＧａＡｓ単結晶を均一にエツチングするものであ
る。第１図に示すように、 ＧａＡｓ単結晶による絶縁
性基板１の上に、同一結晶による導電層２を形成し、さ
らにＣＶＤ法により酸化珪素膜３を付着形成した後、デ
バイス形状に応じたフォトレジスト膜４を重ねて形成す
る。次に第２図に示すように、フォトレジスト膜４をマ
スクにしてフッ酸（ＨＦ）とフッ化アンモニウムＣＮＨ
４Ｆ）の混合液を用いて、上記酸化珪素膜３の不要な部
分を除去し、さらに、レジスト膜４をも除去したもので
ある。次に、第３図に示すように、フッ酸（ＨＦ）の希
釈液を用いて、ＧＩＬＡＳ２の露出表面及びＣＶＤ法形
成の酸化珪素膜３の表面を短時間エツチングを行ない残
留薄膜６を除去する。続いて第４図に示すように、Ｇａ
ムＳ単結晶の導電層２の不要部分をジサ状に基板１の表
面６まで除去する。
後に、ＧａＡｓ単結晶を均一にエツチングするものであ
る。第１図に示すように、 ＧａＡｓ単結晶による絶縁
性基板１の上に、同一結晶による導電層２を形成し、さ
らにＣＶＤ法により酸化珪素膜３を付着形成した後、デ
バイス形状に応じたフォトレジスト膜４を重ねて形成す
る。次に第２図に示すように、フォトレジスト膜４をマ
スクにしてフッ酸（ＨＦ）とフッ化アンモニウムＣＮＨ
４Ｆ）の混合液を用いて、上記酸化珪素膜３の不要な部
分を除去し、さらに、レジスト膜４をも除去したもので
ある。次に、第３図に示すように、フッ酸（ＨＦ）の希
釈液を用いて、ＧＩＬＡＳ２の露出表面及びＣＶＤ法形
成の酸化珪素膜３の表面を短時間エツチングを行ない残
留薄膜６を除去する。続いて第４図に示すように、Ｇａ
ムＳ単結晶の導電層２の不要部分をジサ状に基板１の表
面６まで除去する。
以後、デバイス形状に応じて、ｃｖｎ法形酸形成化珪素
膜３を除去して、電極形成など所定の加工処理を行なう
。
膜３を除去して、電極形成など所定の加工処理を行なう
。
本発明の実施例では、ＣＶＤ法形成の酸化珪素膜として
、５ｏｏｏ人を用い、ＨＦの希釈液としてＩＦにＨ２Ｏ
を１対１’Ｏの割合で混合し、１０秒間乃至３０秒間の
処理によシ、第２図ＧＩＬＡ！！表面に存する上記酸化
珪素等の残留薄膜６を除去した後に、水酸化す） ＩＪ
ウム（ＮａＯＨ）、過酸化水素水（１２０２）を脱イオ
ン水で希釈したエツチング液で、ＧａＡｓ結晶をエツチ
ングすることにより、第４図のＱａＡｓ表面６をきわめ
て平担に均一性よく形成することができる。
、５ｏｏｏ人を用い、ＨＦの希釈液としてＩＦにＨ２Ｏ
を１対１’Ｏの割合で混合し、１０秒間乃至３０秒間の
処理によシ、第２図ＧＩＬＡ！！表面に存する上記酸化
珪素等の残留薄膜６を除去した後に、水酸化す） ＩＪ
ウム（ＮａＯＨ）、過酸化水素水（１２０２）を脱イオ
ン水で希釈したエツチング液で、ＧａＡｓ結晶をエツチ
ングすることにより、第４図のＱａＡｓ表面６をきわめ
て平担に均一性よく形成することができる。
以上、本発明ではＧａＡｓ絶縁性基板上にエピタキシャ
ル導電層を重ねて形成した例について説明したが１本実
施例のみに限られることなく、該基板がすべて半絶縁性
あるいは任意の導電層であっても差しつかえない。また
本発明は、Ｇ＆ムＳ単結晶以外の■−Ｖ等の化合物半導
体結晶、例えばＩｎＡｓ 、 ＧａムＪＡｓなどの結晶
のエツチングに用いることもできる。本発明は、単体の
電界効果トランジスタ、ホール素子または集積回路等に
応用してきわめて効果的である。
ル導電層を重ねて形成した例について説明したが１本実
施例のみに限られることなく、該基板がすべて半絶縁性
あるいは任意の導電層であっても差しつかえない。また
本発明は、Ｇ＆ムＳ単結晶以外の■−Ｖ等の化合物半導
体結晶、例えばＩｎＡｓ 、 ＧａムＪＡｓなどの結晶
のエツチングに用いることもできる。本発明は、単体の
電界効果トランジスタ、ホール素子または集積回路等に
応用してきわめて効果的である。
第１〜４図は本発明の一実施例の表面処理工程図である
。 １・・・・・・絶縁性基板、２・・・・−・導電層、３
・・・・・・ＣＶＤ法による酸化膜、４・・・・・・レ
ジスト、６・・・・・・残留酸化膜、６・・・・・・エ
ツチング後の表面。
。 １・・・・・・絶縁性基板、２・・・・−・導電層、３
・・・・・・ＣＶＤ法による酸化膜、４・・・・・・レ
ジスト、６・・・・・・残留酸化膜、６・・・・・・エ
ツチング後の表面。
Claims (1)
- 化合物半導体層の表面に形成した絶縁膜を介して前記半
導体層をエツチング形成する際に、あらかじめのフッ酸
の希釈液を用いて前記半導体表面を処理す゛ることを特
徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194072A JPS5895827A (ja) | 1981-12-02 | 1981-12-02 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194072A JPS5895827A (ja) | 1981-12-02 | 1981-12-02 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5895827A true JPS5895827A (ja) | 1983-06-07 |
Family
ID=16318486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194072A Pending JPS5895827A (ja) | 1981-12-02 | 1981-12-02 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895827A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5386571A (en) * | 1977-01-10 | 1978-07-31 | Matsushita Electric Ind Co Ltd | Production of self-alignment type crystal |
-
1981
- 1981-12-02 JP JP56194072A patent/JPS5895827A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5386571A (en) * | 1977-01-10 | 1978-07-31 | Matsushita Electric Ind Co Ltd | Production of self-alignment type crystal |
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