JPH0498833A - 化合物半導体のエッチング方法 - Google Patents
化合物半導体のエッチング方法Info
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- JPH0498833A JPH0498833A JP21591790A JP21591790A JPH0498833A JP H0498833 A JPH0498833 A JP H0498833A JP 21591790 A JP21591790 A JP 21591790A JP 21591790 A JP21591790 A JP 21591790A JP H0498833 A JPH0498833 A JP H0498833A
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- JP
- Japan
- Prior art keywords
- etching
- solution
- layer
- oxide layer
- compound semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は化合物半導体を微少量エツチングする場合、例
えば電界効果トランジスタ（Ｆ Ｅ Ｔ）のリセスエッ
チの場合等に＃用いられるエツチング法に関する。
えば電界効果トランジスタ（Ｆ Ｅ Ｔ）のリセスエッ
チの場合等に＃用いられるエツチング法に関する。
（従来の技術）
化合物半導体のエツチングに関しては、溶液中で化学反
応を利用するウェットエツチング法、又はプラズマ、イ
オン等を用いて行うドライエツチング法がある。
応を利用するウェットエツチング法、又はプラズマ、イ
オン等を用いて行うドライエツチング法がある。
従来のエツチングの一例として、ここでは化合物半導体
基板上に形成されたゲートリセス構造を有する高電子移
動度トランジスタ（以下、ＨＥＭＴと略称）について述
べる。
基板上に形成されたゲートリセス構造を有する高電子移
動度トランジスタ（以下、ＨＥＭＴと略称）について述
べる。
第２図はＨＥＭＴのゲートリセス構造断面図である。Ｈ
ＥＭＴのチャンネル層は、一般に半絶縁性ガリウム・砒
素（ＧａＡｓ）基板１１上のアンドープＧａＡｓ層１２
．Ｓｉドープのｎ形アルミニウム・ガリウム・砒素（ｎ
−ＡＩＧａＡｓ）層１３及びｎ形ガリウム・砒素（ｎ−
ＧａＡｓ）層１４から形成されている。これら各層の厚
さはそれぞれ１０，０ＯＯＡ、３００Ａ、５ＯＯＡ程度
で、ｎ形層のドーピング濃度は約Ｉ Ｘ １０ ”ｃｍ
−’と高電子濃度である。このためゲート電極９を形成
するにあたり、第２図のように、所望の電流値を得るこ
ととゲート耐圧の向上を目的とし、チャンネル層にリセ
ス構造１８を形成する。このリセス構造を得るために、
前記のウェット法又はドライ法によってエツチングを施
す。このとき構造上、エツチング深さは数１０Ａ程度の
精度が要求される。
ＥＭＴのチャンネル層は、一般に半絶縁性ガリウム・砒
素（ＧａＡｓ）基板１１上のアンドープＧａＡｓ層１２
．Ｓｉドープのｎ形アルミニウム・ガリウム・砒素（ｎ
−ＡＩＧａＡｓ）層１３及びｎ形ガリウム・砒素（ｎ−
ＧａＡｓ）層１４から形成されている。これら各層の厚
さはそれぞれ１０，０ＯＯＡ、３００Ａ、５ＯＯＡ程度
で、ｎ形層のドーピング濃度は約Ｉ Ｘ １０ ”ｃｍ
−’と高電子濃度である。このためゲート電極９を形成
するにあたり、第２図のように、所望の電流値を得るこ
ととゲート耐圧の向上を目的とし、チャンネル層にリセ
ス構造１８を形成する。このリセス構造を得るために、
前記のウェット法又はドライ法によってエツチングを施
す。このとき構造上、エツチング深さは数１０Ａ程度の
精度が要求される。
第３図に従来のエツチング方法について示す。
第３図（ａ）に示すように半絶縁性ＧａＡｓ基板２１上
にアンドープＧａＡｓ層２２．ｎ−ＡｌＧａＡｓ層２３
及びｎ−ＧａＡｓ層２４を順次形成したものに、そのｎ
−ＧａＡｓ層２４の上にレジスト膜２５を形成し、第３
図（ｂ）に示すように、マスク露光・現像処理によりレ
ジスト開孔部２６つまりゲートパターンを形成する。そ
の後に第３図（Ｃ）に示すように、このレジスト膜２５
をマスクとして、例えばリン酸と過酸化水素の混合液を
エッチャントとしたウェットエツチング、又はリアクテ
ィブイオンエツチング（ＲＩ Ｅ）などのドライエツチ
ングによりリセス構造２８を形成する。
にアンドープＧａＡｓ層２２．ｎ−ＡｌＧａＡｓ層２３
及びｎ−ＧａＡｓ層２４を順次形成したものに、そのｎ
−ＧａＡｓ層２４の上にレジスト膜２５を形成し、第３
図（ｂ）に示すように、マスク露光・現像処理によりレ
ジスト開孔部２６つまりゲートパターンを形成する。そ
の後に第３図（Ｃ）に示すように、このレジスト膜２５
をマスクとして、例えばリン酸と過酸化水素の混合液を
エッチャントとしたウェットエツチング、又はリアクテ
ィブイオンエツチング（ＲＩ Ｅ）などのドライエツチ
ングによりリセス構造２８を形成する。
（発明が解決しようとする課題）
しかしながら、これらのエツチング法では高電子濃度を
持つチャンネル層を所望の電流値となる深さでエツチン
グを停止することは非常に困難であり、電流調整が極め
て難しい。第４図につエツトでリセスエッチングを行っ
た場合のＨＥＭＴの電流値及びリセス深さとエツチング
時間の関係を示す。これによれば、わずかの工・ンチン
グ時間の変化に対しても電流値の変動はかなり大きく、
エツチング時間で電流値を決めるのは困難である。
持つチャンネル層を所望の電流値となる深さでエツチン
グを停止することは非常に困難であり、電流調整が極め
て難しい。第４図につエツトでリセスエッチングを行っ
た場合のＨＥＭＴの電流値及びリセス深さとエツチング
時間の関係を示す。これによれば、わずかの工・ンチン
グ時間の変化に対しても電流値の変動はかなり大きく、
エツチング時間で電流値を決めるのは困難である。
また、ウェットのエツチング時間ではエツチング深さの
ウエーノ１面内均一性が悪く、数１０Ａ単位で均一にエ
ツチングすることは難しい。このため、素子を製造した
時にかなりの低歩留りであった。
ウエーノ１面内均一性が悪く、数１０Ａ単位で均一にエ
ツチングすることは難しい。このため、素子を製造した
時にかなりの低歩留りであった。
ドライエツチングにおいても半導体基板に与えるダメー
ジ及び汚染により高性能特性が得られない等の問題があ
り、市内均一性についても、装置の依存性やレジストパ
ターン形状、処理基板枚数の影響が大きい等の欠点があ
る。
ジ及び汚染により高性能特性が得られない等の問題があ
り、市内均一性についても、装置の依存性やレジストパ
ターン形状、処理基板枚数の影響が大きい等の欠点があ
る。
本発明は、上記の欠点を除去するものであり、エツチン
グ深さの再現性がよく、かつウエノ１−面内のエツチン
グ深さの均一性がよいエツチング方法を提供し、その結
果素子特性のバラツキを小さくし、歩留りを向上させる
ことを目的とする。
グ深さの再現性がよく、かつウエノ１−面内のエツチン
グ深さの均一性がよいエツチング方法を提供し、その結
果素子特性のバラツキを小さくし、歩留りを向上させる
ことを目的とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するため、本発明では化合物半導体基板
を表面酸化させる溶液と、この表面酸化層を除去する溶
液に交互に浸し、その回数によりコントロールして所望
の深さまで均一に工・ノチングする。
を表面酸化させる溶液と、この表面酸化層を除去する溶
液に交互に浸し、その回数によりコントロールして所望
の深さまで均一に工・ノチングする。
（作用）
化合物半導体基板を表面酸化させる溶液に浸漬すると、
酸化される深さは短時間で飽和し、はぼ一定厚さの酸化
層が形成される。次にこの酸化層を除去する溶液で酸化
層を除去すれば一定の厚さの層がエツチングされる。
酸化される深さは短時間で飽和し、はぼ一定厚さの酸化
層が形成される。次にこの酸化層を除去する溶液で酸化
層を除去すれば一定の厚さの層がエツチングされる。
（実施例）
第１図に本発明の実施例を示す。第１図（ａ）はこの発
明のエツチングを行う前の状態を示す断面図である。
明のエツチングを行う前の状態を示す断面図である。
この第１図（ａ）のレジスト開孔部６に露出しているｎ
−ＧａＡｓ層４のみを酸化させる溶液、例えば過酸化水
素水溶液を用いて第１図（ｂ）のように表面の酸化７を
行い、水洗後乾燥する。次にこの酸化された部分のみを
溶解する溶液、例えばリン酸を用いて第１図（Ｃ）のよ
うに酸化された部分を溶解除去する。酸化膜除去後水洗
を行う。
−ＧａＡｓ層４のみを酸化させる溶液、例えば過酸化水
素水溶液を用いて第１図（ｂ）のように表面の酸化７を
行い、水洗後乾燥する。次にこの酸化された部分のみを
溶解する溶液、例えばリン酸を用いて第１図（Ｃ）のよ
うに酸化された部分を溶解除去する。酸化膜除去後水洗
を行う。
この方式によると、酸化される深さは短時間で飽和し、
例えば３０〜６０秒溶液に浸しても酸化層は常に一定厚
さに形成される。次に、この酸化層を溶解除去すること
により、一定量のエツチングが可能である。さらに、酸
化層の形成及びその後の酸化層の溶解除去は、多少の温
度変化及び撹拌の方法によっても殆ど影響されない。こ
れらを繰り返すことにより、所望の深さまで極めて均一
に、かつ容易にコントロールされたエツチングを行うこ
とが可能となる。すなわち、本発明の方法は従来のリセ
スエッチングで用いたウェットエツチング法やドライエ
ツチング法とは異なり、ｎ−ＧａＡｓ層の表層を酸化し
、その酸化層を除去する工程を繰り返し段階的に行った
ものであり、極微量なエツチングには最適である。
例えば３０〜６０秒溶液に浸しても酸化層は常に一定厚
さに形成される。次に、この酸化層を溶解除去すること
により、一定量のエツチングが可能である。さらに、酸
化層の形成及びその後の酸化層の溶解除去は、多少の温
度変化及び撹拌の方法によっても殆ど影響されない。こ
れらを繰り返すことにより、所望の深さまで極めて均一
に、かつ容易にコントロールされたエツチングを行うこ
とが可能となる。すなわち、本発明の方法は従来のリセ
スエッチングで用いたウェットエツチング法やドライエ
ツチング法とは異なり、ｎ−ＧａＡｓ層の表層を酸化し
、その酸化層を除去する工程を繰り返し段階的に行った
ものであり、極微量なエツチングには最適である。
第５図に本発明の方法で行ったＧａＡｓのエツチング速
度を示す。これによると１回の酸化、酸化層の除去でお
よそ１７〜１８Ａのエツチングか可能である。
度を示す。これによると１回の酸化、酸化層の除去でお
よそ１７〜１８Ａのエツチングか可能である。
なお、本発明はＨＥＭＴのｎ−ＧａＡＳに限らず、ｎ−
ＡｌＧａＡｓにおいてもＧａＡｓとほぼ同程度の酸化、
酸化層の除去が可能であり、インジウム・ガリウム・砒
素・リン（Ｉ ｎＧａＡｓＰ） インジウム・リン（Ｉ
ｎＰ）等種々の化合物に適用できることは勿論である。
ＡｌＧａＡｓにおいてもＧａＡｓとほぼ同程度の酸化、
酸化層の除去が可能であり、インジウム・ガリウム・砒
素・リン（Ｉ ｎＧａＡｓＰ） インジウム・リン（Ｉ
ｎＰ）等種々の化合物に適用できることは勿論である。
［発明の効果］
以上の説明のようにこの発明によれば、化合物半導体基
板のリセス構造を形成する際のエツチングにおいて、極
めて均一かつ容易に微少なエツチング深さをコントロー
ルすることが可能となる。
板のリセス構造を形成する際のエツチングにおいて、極
めて均一かつ容易に微少なエツチング深さをコントロー
ルすることが可能となる。
第６図に、従来のリセスエッチングで得られたＨＥＭＴ
の電流Ｃ１ｄｓ）分布（第６図（ａ））と、本発明の方
法によるリセスエッチングで得られたＨＥＭＴの電流（
Ｉ ｄ ｓ）分布（第６図（ｂ））とをそれぞれ示す。
の電流Ｃ１ｄｓ）分布（第６図（ａ））と、本発明の方
法によるリセスエッチングで得られたＨＥＭＴの電流（
Ｉ ｄ ｓ）分布（第６図（ｂ））とをそれぞれ示す。
これにより本発明の方法によれば素子特性の均一化と歩
留の向上が達成できることかわかる。また、半導体基板
面積に依存することなく均一に酸化、酸化膜の除去を行
うことができるため、大面積、大口径の半導体基板を均
一にエツチングすることにも適している。
留の向上が達成できることかわかる。また、半導体基板
面積に依存することなく均一に酸化、酸化膜の除去を行
うことができるため、大面積、大口径の半導体基板を均
一にエツチングすることにも適している。
第１図（ａ）〜（Ｃ）は本発明の化合物半導体基板のリ
セス工程で酸化、酸化層溶解除去の工程を示す断面図、
１８２図はＨＥＭＴのゲートリセス構造を示す断面図、
第３図は従来のエツチング工程を示す断面図、第４図は
従来のウェットエツチングでエツチング時間とＨＥＭＴ
電流値及びリセス深さとの関係を示す線図、第５図は本
発明の方法によるＧａＡｓのエツチング速度を示す線図
。 ′！８６図は本発明の方法によるＨＥＭＴの電流（■ｄ
ｓ）分布を従来の方法によるものと比較した分布図であ
る。 １１ 、２１−半絶縁性ＧａＡｓ基板 １２．２２−・アンドープＧａＡｓ層 １３．２３−ｎ−Ａ ｌＧａＡｓ １４．２４−ｎ−ＧａＡｓ １５．２５・・・・−レジスト膜 １６ ・ レジスト開孔部 ・・・・・・半導体基板を酸化した状態・・・・７の酸
化部分を除去した状態 １８．２８・・・・・リセスエッチされた部分・・・・
・・ゲート電極 、６ムＬ′ヌｒ−ｔＨ７，”Ｆ ／７ ＩＩ“ｂｔｈお
セス工程で酸化、酸化層溶解除去の工程を示す断面図、
１８２図はＨＥＭＴのゲートリセス構造を示す断面図、
第３図は従来のエツチング工程を示す断面図、第４図は
従来のウェットエツチングでエツチング時間とＨＥＭＴ
電流値及びリセス深さとの関係を示す線図、第５図は本
発明の方法によるＧａＡｓのエツチング速度を示す線図
。 ′！８６図は本発明の方法によるＨＥＭＴの電流（■ｄ
ｓ）分布を従来の方法によるものと比較した分布図であ
る。 １１ 、２１−半絶縁性ＧａＡｓ基板 １２．２２−・アンドープＧａＡｓ層 １３．２３−ｎ−Ａ ｌＧａＡｓ １４．２４−ｎ−ＧａＡｓ １５．２５・・・・−レジスト膜 １６ ・ レジスト開孔部 ・・・・・・半導体基板を酸化した状態・・・・７の酸
化部分を除去した状態 １８．２８・・・・・リセスエッチされた部分・・・・
・・ゲート電極 、６ムＬ′ヌｒ−ｔＨ７，”Ｆ ／７ ＩＩ“ｂｔｈお
Claims (1)
- 化合物半導体の表面層を酸化する工程と、この酸化層を
除去する工程とより成る化合物半導体のエッチング方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21591790A JPH0498833A (ja) | 1990-08-17 | 1990-08-17 | 化合物半導体のエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21591790A JPH0498833A (ja) | 1990-08-17 | 1990-08-17 | 化合物半導体のエッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0498833A true JPH0498833A (ja) | 1992-03-31 |
Family
ID=16680399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21591790A Pending JPH0498833A (ja) | 1990-08-17 | 1990-08-17 | 化合物半導体のエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0498833A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6004881A (en) * | 1997-04-24 | 1999-12-21 | The United States Of America As Represented By The Secretary Of The Air Force | Digital wet etching of semiconductor materials |
| US12593664B2 (en) | 2022-03-18 | 2026-03-31 | Kabushiki Kaisha Toshiba | Method of manufacturing structure and method of manufacturing capacitor |
-
1990
- 1990-08-17 JP JP21591790A patent/JPH0498833A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6004881A (en) * | 1997-04-24 | 1999-12-21 | The United States Of America As Represented By The Secretary Of The Air Force | Digital wet etching of semiconductor materials |
| US12593664B2 (en) | 2022-03-18 | 2026-03-31 | Kabushiki Kaisha Toshiba | Method of manufacturing structure and method of manufacturing capacitor |
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