JPH04367234A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH04367234A JPH04367234A JP14284591A JP14284591A JPH04367234A JP H04367234 A JPH04367234 A JP H04367234A JP 14284591 A JP14284591 A JP 14284591A JP 14284591 A JP14284591 A JP 14284591A JP H04367234 A JPH04367234 A JP H04367234A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタに
関し、特にアルミリフトオフによるゲート電極の形成方
法に関するものである。
関し、特にアルミリフトオフによるゲート電極の形成方
法に関するものである。
【０００２】
【従来の技術】超高周波帯用の電界効果トランジスタ（
以下ＦＥＴと称する）としては、ＧａＡｓＭＥＳ（ｍｅ
ｔａｌ Ｓｃｈｏｔｔｋｙ）ＦＥＴが一般的である。 通常、ＧａＡｓＭＥＳＦＥＴのゲート電極には加工性が
優れ、良好なショットキ特性が得られるアルミが用いら
れる。
以下ＦＥＴと称する）としては、ＧａＡｓＭＥＳ（ｍｅ
ｔａｌ Ｓｃｈｏｔｔｋｙ）ＦＥＴが一般的である。 通常、ＧａＡｓＭＥＳＦＥＴのゲート電極には加工性が
優れ、良好なショットキ特性が得られるアルミが用いら
れる。
【０００３】従来技術によるアルミゲートＧａＡｓＭＥ
ＳＦＥＴの製造方法について、図２（ａ）〜（ｄ）を参
照して説明する。
ＳＦＥＴの製造方法について、図２（ａ）〜（ｄ）を参
照して説明する。
【０００４】はじめに図２（ａ）に示すように、半絶縁
性ＧａＡｓ基板１にＮ型活性層２を形成してからＳｉＯ
２ 膜３を堆積し、ゲート開口パターンをもつレジスト
５を形成する。
性ＧａＡｓ基板１にＮ型活性層２を形成してからＳｉＯ
２ 膜３を堆積し、ゲート開口パターンをもつレジスト
５を形成する。
【０００５】つぎに図２（ｂ）に示すように、レジスト
５をマスクとしてＨＦ希釈液を用いてＳｉＯ２ 膜３を
深さ方向だけでなく横方向にも所定の幅になるようにサ
イドエッチングする。つぎにＳｉＯ２ 膜３をマスクと
してＮ型活性層２の表面をエッチングする。
５をマスクとしてＨＦ希釈液を用いてＳｉＯ２ 膜３を
深さ方向だけでなく横方向にも所定の幅になるようにサ
イドエッチングする。つぎにＳｉＯ２ 膜３をマスクと
してＮ型活性層２の表面をエッチングする。
【０００６】つぎに図２（ｃ）に示すように、レジスト
５を残した状態で全面にアルミを蒸着する。
５を残した状態で全面にアルミを蒸着する。
【０００７】つぎに図２（ｄ）に示すように、リフトオ
フによりレジスト５とともに不要のアルミ６を除去して
アルミゲート電極６を得る。
フによりレジスト５とともに不要のアルミ６を除去して
アルミゲート電極６を得る。
【０００８】このＧａＡｓからなるＮ型活性層２がエッ
チングされたリセス構造は、寄生抵抗の低減および破壊
耐圧の向上など、特性向上のため重要である。
チングされたリセス構造は、寄生抵抗の低減および破壊
耐圧の向上など、特性向上のため重要である。
【０００９】図２（ｂ）〜（ｄ）に示すゲート端部とリ
セス端部との距離Ｌ２ について、寄生抵抗と破壊耐圧
とがトレードオフの関係にある。素子特性を決める上で
この距離Ｌ２ は非常に重要なパラメータとなるので、
このＬ２ の制御性および再現性の良いプロセスが望ま
れる。
セス端部との距離Ｌ２ について、寄生抵抗と破壊耐圧
とがトレードオフの関係にある。素子特性を決める上で
この距離Ｌ２ は非常に重要なパラメータとなるので、
このＬ２ の制御性および再現性の良いプロセスが望ま
れる。
【００１０】
【発明が解決しようとする課題】図２（ｂ）において、
リセス距離Ｌ２ を決めるのはゲート長およびＳｉＯ２
膜３のサイドエッチング量である。
リセス距離Ｌ２ を決めるのはゲート長およびＳｉＯ２
膜３のサイドエッチング量である。
【００１１】近年の高解像度レジストをはじめとするリ
ソグラフィ技術の進歩には、目ざましいものがある。 ０．５μｍ程度のゲート長を再現性良く制御することが
可能になっている。
ソグラフィ技術の進歩には、目ざましいものがある。 ０．５μｍ程度のゲート長を再現性良く制御することが
可能になっている。
【００１２】一方、ＳｉＯ２ 膜３のサイドエッチング
を利用してリセス幅を決める方法は、ウェットエッチン
グに頼らざるを得ない。エッチング用のＨＦ希釈液の組
成、液温あるいは攪拌の微妙な変化または開口幅の微小
なばらつきによる液の循環の違いにより、エッチング深
さすなわち距離Ｌ２ がロット間、ウェーハ間、ウェー
ハ内で大きくばらつく。
を利用してリセス幅を決める方法は、ウェットエッチン
グに頼らざるを得ない。エッチング用のＨＦ希釈液の組
成、液温あるいは攪拌の微妙な変化または開口幅の微小
なばらつきによる液の循環の違いにより、エッチング深
さすなわち距離Ｌ２ がロット間、ウェーハ間、ウェー
ハ内で大きくばらつく。
【００１３】このように特性に重大な影響を与えるリセ
ス距離Ｌ２ の均一性、再現性に大きな問題があった。
ス距離Ｌ２ の均一性、再現性に大きな問題があった。
【００１４】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、半導体基板の一主面に活性層を形
成したのち絶縁膜を堆積する工程と、該絶縁膜上にリセ
ス予定領域を覆う第１のレジストを形成する工程と、該
第１のレジストをマスクとして前記絶縁膜をドライエッ
チングする工程と、前記第１のレジストを除去して前記
絶縁膜上のゲート電極予定領域を開口とする第２のレジ
ストを形成する工程と、該第２のレジストをマスクとし
て前記絶縁膜をウェットエッチングにより総てエッチン
グしてから、前記活性層を所定の深さまでエッチングす
る工程と、全面にアルミを蒸着してからリフトオフして
該アルミからなるゲート電極を形成する工程とを含むも
のである。
ジスタの製造方法は、半導体基板の一主面に活性層を形
成したのち絶縁膜を堆積する工程と、該絶縁膜上にリセ
ス予定領域を覆う第１のレジストを形成する工程と、該
第１のレジストをマスクとして前記絶縁膜をドライエッ
チングする工程と、前記第１のレジストを除去して前記
絶縁膜上のゲート電極予定領域を開口とする第２のレジ
ストを形成する工程と、該第２のレジストをマスクとし
て前記絶縁膜をウェットエッチングにより総てエッチン
グしてから、前記活性層を所定の深さまでエッチングす
る工程と、全面にアルミを蒸着してからリフトオフして
該アルミからなるゲート電極を形成する工程とを含むも
のである。
【００１５】
【実施例】本発明の一実施例について、図１（ａ）〜（
ｅ）を参照して説明する。
ｅ）を参照して説明する。
【００１６】はじめに図１（ａ）に示すように、半絶縁
性ＧａＡｓ基板１に形成されたＮ型活性層２上にＣＶＤ
法により厚さ５０００ＡのＳｉＯ２ 膜３を堆積する。 つぎに所定のリセス幅Ｌ１ をもつレジスト４をパター
ニングし、ＣＦ４ ガスを用いて、ＳｉＯ２ 膜３をド
ライエッチングする。
性ＧａＡｓ基板１に形成されたＮ型活性層２上にＣＶＤ
法により厚さ５０００ＡのＳｉＯ２ 膜３を堆積する。 つぎに所定のリセス幅Ｌ１ をもつレジスト４をパター
ニングし、ＣＦ４ ガスを用いて、ＳｉＯ２ 膜３をド
ライエッチングする。
【００１７】つぎに図１（ｂ）に示すように、レジスト
４を除去したのち再びＳｉＯ２ 膜３上にゲート開口を
もつレジスト５を形成する。
４を除去したのち再びＳｉＯ２ 膜３上にゲート開口を
もつレジスト５を形成する。
【００１８】つぎに図１（ｃ）に示すように、例えば弗
酸および弗化アンモニウムの混合液を用いてＳｉＯ２
膜３が完全になくなるまで充分エッチングする。つぎに
例えば硫酸および過酸化水素水の混合液でＮ型活性層２
の表面を所定の深さまでエッチングしてリセスを形成す
る。
酸および弗化アンモニウムの混合液を用いてＳｉＯ２
膜３が完全になくなるまで充分エッチングする。つぎに
例えば硫酸および過酸化水素水の混合液でＮ型活性層２
の表面を所定の深さまでエッチングしてリセスを形成す
る。
【００１９】つぎに図１（ｄ）に示すように、全面にア
ルミ６を堆積する。
ルミ６を堆積する。
【００２０】つぎに図１（ｅ）に示すように、リフトオ
フ法によりレジスト５とともに不要のアルミ６を除去し
て、アルミ６からなるゲート電極が完成する。
フ法によりレジスト５とともに不要のアルミ６を除去し
て、アルミ６からなるゲート電極が完成する。
【００２１】図１（ａ）に示すＳｉＯ２ 膜３の幅Ｌ１
は、均一性、再現性が優れたドライエッチングで加工
されるので、寸法変換差が小さい。図１（ｂ）に示すＳ
ｉＯ２ 膜３のエッチングにおいては、微妙なエッチン
グ制御は不要で、単にＳｉＯ２ 膜３が完全に除去でき
るまで充分長時間エッチングを行なうだけで良い。
は、均一性、再現性が優れたドライエッチングで加工
されるので、寸法変換差が小さい。図１（ｂ）に示すＳ
ｉＯ２ 膜３のエッチングにおいては、微妙なエッチン
グ制御は不要で、単にＳｉＯ２ 膜３が完全に除去でき
るまで充分長時間エッチングを行なうだけで良い。
【００２２】このようにリセス幅Ｌ１ は充分な精度を
もって加工できる。ＳｉＯ２ 膜３は従来技術と同様に
ウェットエッチングを用いるので、活性層のゲート近傍
に表面損傷を生じる恐れがない。
もって加工できる。ＳｉＯ２ 膜３は従来技術と同様に
ウェットエッチングを用いるので、活性層のゲート近傍
に表面損傷を生じる恐れがない。
【００２３】
【発明の効果】従来、ＳｉＯ２ 膜のサイドエッチング
によって決められていたリセス距離が、本発明では、予
めドライエッチングによって精度良く加工されたＳｉＯ
２ 膜の幅で決まる。その結果、素子特性に重大な影響
をもつリセス距離を均一性、再現性良く実現することが
できた。
によって決められていたリセス距離が、本発明では、予
めドライエッチングによって精度良く加工されたＳｉＯ
２ 膜の幅で決まる。その結果、素子特性に重大な影響
をもつリセス距離を均一性、再現性良く実現することが
できた。
【図１】本発明の一実施例を工程順に示す断面図である
。
。
【図２】従来技術による電界効果トランジスタの製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
１ 半絶縁性ＧａＡｓ基板
２ Ｎ型活性層
３ ＳｉＯ２ 膜
４ ＳｉＯ２ 膜加工用レジスト５ ゲー
ト開口用レジスト ６ アルミ Ｌ１ リセス幅 Ｌ２ リセス距離
ト開口用レジスト ６ アルミ Ｌ１ リセス幅 Ｌ２ リセス距離
Claims (1)
- 【請求項１】 半導体基板の一主面に活性層を形成し
たのち絶縁膜を堆積する工程と、該絶縁膜上にリセス予
定領域を覆う第１のレジストを形成する工程と、該第１
のレジストをマスクとして前記絶縁膜をドライエッチン
グする工程と、前記第１のレジストを除去して前記絶縁
膜上のゲート電極予定領域を開口とする第２のレジスト
を形成する工程と、該第２のレジストをマスクとして前
記絶縁膜をウェットエッチングにより総てエッチングし
てから、前記活性層を所定の深さまでエッチングする工
程と、全面にアルミを蒸着してからリフトオフして該ア
ルミからなるゲート電極を形成する工程とを含む電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14284591A JPH04367234A (ja) | 1991-06-14 | 1991-06-14 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14284591A JPH04367234A (ja) | 1991-06-14 | 1991-06-14 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04367234A true JPH04367234A (ja) | 1992-12-18 |
Family
ID=15324954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14284591A Pending JPH04367234A (ja) | 1991-06-14 | 1991-06-14 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04367234A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018512722A (ja) * | 2015-02-18 | 2018-05-17 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ | 電子コンポーネントを製造するための方法 |
-
1991
- 1991-06-14 JP JP14284591A patent/JPH04367234A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018512722A (ja) * | 2015-02-18 | 2018-05-17 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ | 電子コンポーネントを製造するための方法 |
| US10290997B2 (en) | 2015-02-18 | 2019-05-14 | Osram Opto Semiconductors Gmbh | Method of producing an electronic component |
| DE112016000795B4 (de) * | 2015-02-18 | 2024-10-24 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Verfahren zum herstellen eines elektronischen bauelements |
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