JPS5895837A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS5895837A JPS5895837A JP56193081A JP19308181A JPS5895837A JP S5895837 A JPS5895837 A JP S5895837A JP 56193081 A JP56193081 A JP 56193081A JP 19308181 A JP19308181 A JP 19308181A JP S5895837 A JPS5895837 A JP S5895837A
- Authority
- JP
- Japan
- Prior art keywords
- region
- conduction type
- integrated circuit
- wiring
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係り、特にフィールド領
域や配線層下の構造に関する。
域や配線層下の構造に関する。
従来の半導体集積回路装置は、−導電型半導体基板に複
数個の半導体素子を形成する活性領域とこれらの活性領
域間を電気ｉに絶縁分離するフィールド領域と、このフ
ィールド領域に設けられた絶縁膜と、この絶縁膜上を這
って素子間を電気的に接続する配線とで構成されていた
。そして、絶縁領域表面は全て同−導電型の半導体で形
成されていたために、配線と絶縁領域間には絶縁膜によ
って形成される静電容量が負荷され、高速動作が妨げら
れるという欠点があった。− 零発ＩｊＩの目的は、従来のこの種の集積回路装置の上
記欠点を減少させ、高速動作が可能な半導体集積回路を
提供すること１ＩＣＴｏる。
数個の半導体素子を形成する活性領域とこれらの活性領
域間を電気ｉに絶縁分離するフィールド領域と、このフ
ィールド領域に設けられた絶縁膜と、この絶縁膜上を這
って素子間を電気的に接続する配線とで構成されていた
。そして、絶縁領域表面は全て同−導電型の半導体で形
成されていたために、配線と絶縁領域間には絶縁膜によ
って形成される静電容量が負荷され、高速動作が妨げら
れるという欠点があった。− 零発ＩｊＩの目的は、従来のこの種の集積回路装置の上
記欠点を減少させ、高速動作が可能な半導体集積回路を
提供すること１ＩＣＴｏる。
本発明の特徴は、−導電型半導体基板に検数の素子領域
が設けられ、これらの複数の素子領域間のフィールド領
域に絶縁膜が設けられ、この絶縁膜上を延在する配線層
が設けられた半導体集積回路装置において、この配線層
下のフィールド領域に逆導電型領域が設けられている半
導体集積回路装置にある。
が設けられ、これらの複数の素子領域間のフィールド領
域に絶縁膜が設けられ、この絶縁膜上を延在する配線層
が設けられた半導体集積回路装置において、この配線層
下のフィールド領域に逆導電型領域が設けられている半
導体集積回路装置にある。
例えば、−導電型半導体基板に、複数個の半導体素子を
形成する活性領域と、活性領域間を電気的に絶縁分離す
る、絶縁膜で覆われる絶縁領域とこの絶縁膜上を這って
これら素子間を電気的に接絖する配線とで形成される半
導体集積回路において、活性領域と絶縁領域との境界以
外の配線で覆われた絶縁領域表面に、配線で覆われない
絶縁領域と逆導電ＷＯ牛牛体体層埋込まれていることを
特徴とする半導体集積回路装置である。
形成する活性領域と、活性領域間を電気的に絶縁分離す
る、絶縁膜で覆われる絶縁領域とこの絶縁膜上を這って
これら素子間を電気的に接絖する配線とで形成される半
導体集積回路において、活性領域と絶縁領域との境界以
外の配線で覆われた絶縁領域表面に、配線で覆われない
絶縁領域と逆導電ＷＯ牛牛体体層埋込まれていることを
特徴とする半導体集積回路装置である。
すなわち、この半導体集積回路装置は、−導電型半導体
基板に複数個の帯導体素子を形成する活性領域と、活性
領域間な電気的に絶縁分離する、絶縁膜で覆われる絶縁
領域と、骸絶縁膜上を這って被素子間を電気的に接続す
る配線とで構成され且、活性領域と絶縁領域との境界以
外の、配線で覆われた絶縁領域表面に、配線で覆われな
い絶縁領域表面と逆導電瀝の半導体層が塩込まれている
ことを４１黴とし、配線と、配線で覆われない絶縁領域
とで形成される静電容量を、誼絶縁膜による静電容量と
、諌瀧込半導体層と該配線で覆われない絶縁領域とで形
成されるＰｎ＊合空乏層との直列後続とすることｋよっ
て配線の寄生静電容量を滅らし高速動作を可能ならしめ
るものである。
基板に複数個の帯導体素子を形成する活性領域と、活性
領域間な電気的に絶縁分離する、絶縁膜で覆われる絶縁
領域と、骸絶縁膜上を這って被素子間を電気的に接続す
る配線とで構成され且、活性領域と絶縁領域との境界以
外の、配線で覆われた絶縁領域表面に、配線で覆われな
い絶縁領域表面と逆導電瀝の半導体層が塩込まれている
ことを４１黴とし、配線と、配線で覆われない絶縁領域
とで形成される静電容量を、誼絶縁膜による静電容量と
、諌瀧込半導体層と該配線で覆われない絶縁領域とで形
成されるＰｎ＊合空乏層との直列後続とすることｋよっ
て配線の寄生静電容量を滅らし高速動作を可能ならしめ
るものである。
以下、本発明の一夾施例について図を用い乍ら特徴を詳
しく説明する０ 第１図（ａ）、（ｂ）は、本発明の金属酸化膜半導体−
（以後、ＭＯＢと略す）ＩＩ集積回路における実施例を
説明する、夫々、平面図と、そのｘ−ｘ’での断面図で
ある。Ｐ型シリコン単結晶基板１上に互いに分離して第
１のｎ導電型ソース領域２，２′及びドレーン領域３．
３／が形成され、ソース領域とドレーン領域との間に祉
二酸化シリコンによるゲート酸化膜４．４’ 、ｎ導電
製ポリシリ；ンによるゲート電極５．５’が設けられて
いる。そして、厚さ０．４〜１．０μｍの気相成長法に
よる二酸化シリコン膜６にｎ導電型層を表面に導出する
為のコンタクト孔７１〜７ｄ、熱酸化による厚さ０．５
〜１．０μｍの二階化シリコン膜Ｂ上にあるポリシリコ
ン配線９を被覆する二酸化シリコン膜６にはコンタクシ
孔１０が各々設けられている。さらに、ドレーン３とゲ
ート電極５′とはコンタクト孔７ｂ、１０．アルミ晶つ
ム配６１１１．ポリシリコン配線９によって電気的に接
続されており、ｎ導電型層２．Ｂ、２’ 、８’とゲー
ト絶縁膜４゜４Ｉを合併した帯導体素子を形成する活性
領域１２．１２’ （第１図（＆）で斜線を施した領域
）の補集合である絶縁領域１３には活性領域１２゜１２
’と接触しない様にして、絶縁領域１３と逆導電型であ
る第２のれ導電型半導体層１４が濶込重れている。第１
のｍＴｌ１層２．２’ 、３．３’と第２のｎ１１層１
４とは距離ｙ、ｙ’を置いて活性領域１２と同領域１２
’がｎ！１層１４を介して電気的に接続されない様に、
離して形成されている。
しく説明する０ 第１図（ａ）、（ｂ）は、本発明の金属酸化膜半導体−
（以後、ＭＯＢと略す）ＩＩ集積回路における実施例を
説明する、夫々、平面図と、そのｘ−ｘ’での断面図で
ある。Ｐ型シリコン単結晶基板１上に互いに分離して第
１のｎ導電型ソース領域２，２′及びドレーン領域３．
３／が形成され、ソース領域とドレーン領域との間に祉
二酸化シリコンによるゲート酸化膜４．４’ 、ｎ導電
製ポリシリ；ンによるゲート電極５．５’が設けられて
いる。そして、厚さ０．４〜１．０μｍの気相成長法に
よる二酸化シリコン膜６にｎ導電型層を表面に導出する
為のコンタクト孔７１〜７ｄ、熱酸化による厚さ０．５
〜１．０μｍの二階化シリコン膜Ｂ上にあるポリシリコ
ン配線９を被覆する二酸化シリコン膜６にはコンタクシ
孔１０が各々設けられている。さらに、ドレーン３とゲ
ート電極５′とはコンタクト孔７ｂ、１０．アルミ晶つ
ム配６１１１．ポリシリコン配線９によって電気的に接
続されており、ｎ導電型層２．Ｂ、２’ 、８’とゲー
ト絶縁膜４゜４Ｉを合併した帯導体素子を形成する活性
領域１２．１２’ （第１図（＆）で斜線を施した領域
）の補集合である絶縁領域１３には活性領域１２゜１２
’と接触しない様にして、絶縁領域１３と逆導電型であ
る第２のれ導電型半導体層１４が濶込重れている。第１
のｍＴｌ１層２．２’ 、３．３’と第２のｎ１１層１
４とは距離ｙ、ｙ’を置いて活性領域１２と同領域１２
’がｎ！１層１４を介して電気的に接続されない様に、
離して形成されている。
従つて、第ｔａｌｌ（−のム、Ｄ部の構造紘、従来０Ｍ
０８１１集積回路のものと一致する。第１図（ａ）の１
．０１！の構造が本発明実施例に特有のものであるＯ 第２図（ａ） −（ｄ）は、夫々、第１図（ａ）Ｋおけ
るアル々ニウム配４１１１のム、Ｂ部、ポリシリコン配
線９の０．Ｄ部の基板１に対する単位面積当りの静電寝
ｔ（以下、容量だけで、単位面積当りの静電容量を表わ
す）の等価回路で参り、各々は気相成長による二階化シ
リコン膜６による容量１５．熱酸化による二酸化シリコ
ン１１８による容量１６゜ｎ型層１４と２Ｍ１基板１と
で形成されるＰｎ接合空乏層による容量１７とで構成さ
れている。尚、ｎ型層１４は、選択酸化法によって基板
に埋設して被着される二酸化シリコン膜８を形成する前
に７オトレジストをマスクとしてリンをイオン注入で所
望の量を注入して形成する。
０８１１集積回路のものと一致する。第１図（ａ）の１
．０１！の構造が本発明実施例に特有のものであるＯ 第２図（ａ） −（ｄ）は、夫々、第１図（ａ）Ｋおけ
るアル々ニウム配４１１１のム、Ｂ部、ポリシリコン配
線９の０．Ｄ部の基板１に対する単位面積当りの静電寝
ｔ（以下、容量だけで、単位面積当りの静電容量を表わ
す）の等価回路で参り、各々は気相成長による二階化シ
リコン膜６による容量１５．熱酸化による二酸化シリコ
ン１１８による容量１６゜ｎ型層１４と２Ｍ１基板１と
で形成されるＰｎ接合空乏層による容量１７とで構成さ
れている。尚、ｎ型層１４は、選択酸化法によって基板
に埋設して被着される二酸化シリコン膜８を形成する前
に７オトレジストをマスクとしてリンをイオン注入で所
望の量を注入して形成する。
以下、＆９シリコン配線９対基板１間容量について数量
的に本発明の詳細な説明するが、−アル主ニウム配線１
１対基板１間容量についても同様に考えていけばよい。
的に本発明の詳細な説明するが、−アル主ニウム配線１
１対基板１間容量についても同様に考えていけばよい。
二酸化シリコン膜８の膜厚ｔを０．５ａｍ＋ｎ型層１４
．Ｐ基板１のドナー、アクセプタ濃度を、夫々、ＮＤ、
Ｎム（＝１×１０１１１国−” ） ｌ ＮＤ ＞＞Ｎ
ムとすれば、空乏層の拡がりは階段接合で十分近似でき
るから、真空の誘電率、゛二酸化シリコンの比誘電率。
．Ｐ基板１のドナー、アクセプタ濃度を、夫々、ＮＤ、
Ｎム（＝１×１０１１１国−” ） ｌ ＮＤ ＞＞Ｎ
ムとすれば、空乏層の拡がりは階段接合で十分近似でき
るから、真空の誘電率、゛二酸化シリコンの比誘電率。
シリコンの比誘電率を夫々、８゜（＝８．８Ｘ１０
Ｐ／ｍ） ｅ ＃ ａｔｏ、 （３，８）ｔ ａ ｓｔ
（−１１−５）とすると、直ちに第１図（ａ）の０．
Ｄ部のポリシリコン配線、対基板間容量Ｏｅ、Ｏｄは次
式より求まる。
Ｐ／ｍ） ｅ ＃ ａｔｏ、 （３，８）ｔ ａ ｓｔ
（−１１−５）とすると、直ちに第１図（ａ）の０．
Ｄ部のポリシリコン配線、対基板間容量Ｏｅ、Ｏｄは次
式より求まる。
Ｏｄ−コ■悲！
を
但しｓ ｖｎｇφνは夫々、ｎ型層１４の電位％Ｐ基板
１の７エルｔレベルである。今％ ｖＨ−ｏ ｃＶ：ｌ
。
１の７エルｔレベルである。今％ ｖＨ−ｏ ｃＶ：ｌ
。
Ｗｉ度ｔｒ ３０ ［Ｃ］ トＬテｌｔ算ｔｈｉｆＯ＠
中４．１ｘｌＯ−’［ＰＦ／７１”）、 ０ｄ４＝７Ｘ
１０−’（ＰＦ／７１”）、 Ｏ＠１０ｄ４＋０．５９
となり、°特にポリシリコン配線９に電圧が印加された
場合、例えば５〔ｖ〕印加の場合にはｖｎ中２．５〔ｖ
〕テアルカラ０゜ノミＯｃ４：３ Ｘ １０−’ （１
）Ｆ／７１”）に減少する。したがって、ＣｃＺＯｄ中
０．４３となる。
中４．１ｘｌＯ−’［ＰＦ／７１”）、 ０ｄ４＝７Ｘ
１０−’（ＰＦ／７１”）、 Ｏ＠１０ｄ４＋０．５９
となり、°特にポリシリコン配線９に電圧が印加された
場合、例えば５〔ｖ〕印加の場合にはｖｎ中２．５〔ｖ
〕テアルカラ０゜ノミＯｃ４：３ Ｘ １０−’ （１
）Ｆ／７１”）に減少する。したがって、ＣｃＺＯｄ中
０．４３となる。
先に述べた様に容量Ｏｄは従来の集積回路におけるｌリ
シリコン配線対基板間容量と一致するから本構造Ｏ集積
回路装置の同容量は従来と比較して少なくとも４割減少
していることになり、半導体集積回路装置の高速動作を
可能にすることが分かる。集積度が向上するにつれて選
択酸化法等で絶縁領域に被着させる二酸化シリコン膜８
の膜厚は°活性領域への開展のくい込みを防ぎ、微細パ
ターンを実現する為、またアルミニウム等の配線を微細
化する為にも薄くする必要があり、本発明の効果はより
顕著に現われる。
シリコン配線対基板間容量と一致するから本構造Ｏ集積
回路装置の同容量は従来と比較して少なくとも４割減少
していることになり、半導体集積回路装置の高速動作を
可能にすることが分かる。集積度が向上するにつれて選
択酸化法等で絶縁領域に被着させる二酸化シリコン膜８
の膜厚は°活性領域への開展のくい込みを防ぎ、微細パ
ターンを実現する為、またアルミニウム等の配線を微細
化する為にも薄くする必要があり、本発明の効果はより
顕著に現われる。
なお、本実施例でａｄｏｓ型集積画集積回路装置したが
、相補型絶縁ゲート電界効果半導体集積回路装置、バイ
ポーラ型集積回路装置等にも同様に適用できることはい
うまでも表い。
、相補型絶縁ゲート電界効果半導体集積回路装置、バイ
ポーラ型集積回路装置等にも同様に適用できることはい
うまでも表い。
以上、説明した様に本発明は半導体集積回路装置、特に
モノリシック集積回路装置におけるアルミニウム配線、
ポリシリコン配線等の対基板間静電容量を大幅に減少さ
せる為に、集積回路装置の高速動作に寄与するものであ
る。
モノリシック集積回路装置におけるアルミニウム配線、
ポリシリコン配線等の対基板間静電容量を大幅に減少さ
せる為に、集積回路装置の高速動作に寄与するものであ
る。
第１図（ａ）、 （ｂ）は、夫々、本発明をＭＯａ型集
型口積回路装置用した実施例の平面図と、そのＸ−Ｘ／
での断面図、第２図（ａ）〜（ｄ）は第１図（ｓ＋）に
おける配線のム、Ｂ、０．Ｄ各部における単位面積当り
の対基板間静電容量の等価回路、である◇なお図におい
て、１・・・・・・Ｐ型単結晶基板、２゜２’ 、３．
３’・・・・・・第一のｎ導電型層、４，４’・・・・
・・ゲート絶縁膜、５．５’・・・・・・多結晶シリコ
ンゲート電極、６，８・・・・・・二酸化シリコン膜、
７ｍ＃７ｄ、１０・・・・・・コンタクＦ１９・・・・
・ψ多結晶シリコン配線、１１・・・・・・アルミニウ
ム配線、１２゜１２’・・・・：・活性領域、１３・・
・・・・絶縁領域％１４・・・用第２Ｏｎ導電型層、１
５・・・・・・二酸化シリコン膜６の静電容量、１６°
°°°°°二酸化シリコン８の静電容量、１７・・・・
・・第２のｎ導電型層１４と基板ｌとのｐｍ接合、であ
る。
型口積回路装置用した実施例の平面図と、そのＸ−Ｘ／
での断面図、第２図（ａ）〜（ｄ）は第１図（ｓ＋）に
おける配線のム、Ｂ、０．Ｄ各部における単位面積当り
の対基板間静電容量の等価回路、である◇なお図におい
て、１・・・・・・Ｐ型単結晶基板、２゜２’ 、３．
３’・・・・・・第一のｎ導電型層、４，４’・・・・
・・ゲート絶縁膜、５．５’・・・・・・多結晶シリコ
ンゲート電極、６，８・・・・・・二酸化シリコン膜、
７ｍ＃７ｄ、１０・・・・・・コンタクＦ１９・・・・
・ψ多結晶シリコン配線、１１・・・・・・アルミニウ
ム配線、１２゜１２’・・・・：・活性領域、１３・・
・・・・絶縁領域％１４・・・用第２Ｏｎ導電型層、１
５・・・・・・二酸化シリコン膜６の静電容量、１６°
°°°°°二酸化シリコン８の静電容量、１７・・・・
・・第２のｎ導電型層１４と基板ｌとのｐｍ接合、であ
る。
Claims (1)
- 一導電型牛導体基板に複数の素子領域が設けられ、紋複
歌の素子領域間のフィールド領域に絶縁膜が設けられ、
該絶縁膜上を延在する配線層が設けられた半導体集積回
路装置において、前記配線層下の前記フィールド領域に
逆導電型領域が設けられていることを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56193081A JPS5895837A (ja) | 1981-12-01 | 1981-12-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56193081A JPS5895837A (ja) | 1981-12-01 | 1981-12-01 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5895837A true JPS5895837A (ja) | 1983-06-07 |
Family
ID=16301898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56193081A Pending JPS5895837A (ja) | 1981-12-01 | 1981-12-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895837A (ja) |
-
1981
- 1981-12-01 JP JP56193081A patent/JPS5895837A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900003835B1 (ko) | 반도체 장치(半導體裝置) | |
| JPS5895837A (ja) | 半導体集積回路装置 | |
| JPS6048111B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH01274469A (ja) | ダイオード | |
| JPH0213829B2 (ja) | ||
| JPS63122147A (ja) | 半導体装置 | |
| JPS6321341B2 (ja) | ||
| JPS6322068B2 (ja) | ||
| JPS60144961A (ja) | 半導体集積回路 | |
| JPS627703B2 (ja) | ||
| JPH0680733B2 (ja) | 半導体装置の配線接続部 | |
| JPH05183166A (ja) | Ｓｏｉ型半導装置および製造方法 | |
| JPS6113383B2 (ja) | ||
| JP2917428B2 (ja) | 半導体集積回路装置 | |
| JPS6120141B2 (ja) | ||
| JPH0258367A (ja) | 半導体装置 | |
| JPH0122989B2 (ja) | ||
| JPS60173869A (ja) | 半導体集積回路装置 | |
| JPS58164241A (ja) | 半導体装置の製造方法 | |
| JPS62160761A (ja) | 半導体装置 | |
| JPH0566026B2 (ja) | ||
| JPH0344412B2 (ja) | ||
| JPS6019667B2 (ja) | 集積回路半導体装置 | |
| JPS6228581B2 (ja) | ||
| JPS6022828B2 (ja) | 半導体装置の製造方法 |