JPS589608B2 - スレツシヨ−ルドスイツチ用回路配置 - Google Patents
スレツシヨ−ルドスイツチ用回路配置Info
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- JPS589608B2 JPS589608B2 JP53133840A JP13384078A JPS589608B2 JP S589608 B2 JPS589608 B2 JP S589608B2 JP 53133840 A JP53133840 A JP 53133840A JP 13384078 A JP13384078 A JP 13384078A JP S589608 B2 JPS589608 B2 JP S589608B2
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- 238000003199 nucleic acid amplification method Methods 0.000 claims description 43
- 238000010586 diagram Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 1
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- 230000001629 suppression Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01818—Interface arrangements for integrated injection logic (I2L)
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
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Description
【発明の詳細な説明】
本発明はモノリシツクインデグレイテツド形スレツショ
ールドスイッチ用回路配置に関するものであって、この
モノリシツクインデグレイテツド形スレツショールドス
イッチ用回路配置の入力端子があるスイッチ例えば論理
回路の出力から大きさが変化し得る直流電圧を受信しお
よび前述の回路配置の出力端子にはいわゆる■２Ｌ回路
を駆動するための特定のスイッチング電流を生じ得、さ
らに前述のスレツショールドスイッチは一定の下側スレ
ツショールド電圧でターンオフし上側スレッショールド
電圧でターンオンするようにしたトランジスタ、ダイオ
ードおよびオーム抵抗の配置によって構成したものであ
る。
ールドスイッチ用回路配置に関するものであって、この
モノリシツクインデグレイテツド形スレツショールドス
イッチ用回路配置の入力端子があるスイッチ例えば論理
回路の出力から大きさが変化し得る直流電圧を受信しお
よび前述の回路配置の出力端子にはいわゆる■２Ｌ回路
を駆動するための特定のスイッチング電流を生じ得、さ
らに前述のスレツショールドスイッチは一定の下側スレ
ツショールド電圧でターンオフし上側スレッショールド
電圧でターンオンするようにしたトランジスタ、ダイオ
ードおよびオーム抵抗の配置によって構成したものであ
る。
斯様なスレツショールドスイッチ、またはスレッショー
ルドスイッチをモノリシック集積の形態で具えている回
路配置は既知であり、例えばＭＯＳ回路のように高い状
態においては例えば〜＋５■のまた低い状態においては
ｚＯ■の直流出力信号を出力端子に生じ得る回路配置か
らある信号をある回路すなわちその入力が実質的に変化
し得、しかも一定の電流入力を必要とするいわゆる■２
Ｌ回路の入力端子に供給する必要がある場合に、前述の
スイッチまたは回路配置を斯様なモノリシック集積回路
中にいわゆるインタフェース回路として含ませている。
ルドスイッチをモノリシック集積の形態で具えている回
路配置は既知であり、例えばＭＯＳ回路のように高い状
態においては例えば〜＋５■のまた低い状態においては
ｚＯ■の直流出力信号を出力端子に生じ得る回路配置か
らある信号をある回路すなわちその入力が実質的に変化
し得、しかも一定の電流入力を必要とするいわゆる■２
Ｌ回路の入力端子に供給する必要がある場合に、前述の
スイッチまたは回路配置を斯様なモノリシック集積回路
中にいわゆるインタフェース回路として含ませている。
従って、斯様な１２Ｌ回路を規定通りに駆動し、擬似信
号の場合にはこの回路が駆動しないようにししかもそれ
とは別に適応が可能でありさらにスイッチングは常に信
頼出来る方法で実行させる必要があるという問題がある
。
号の場合にはこの回路が駆動しないようにししかもそれ
とは別に適応が可能でありさらにスイッチングは常に信
頼出来る方法で実行させる必要があるという問題がある
。
これまで既知のモノリシックインデグレイテッドスレツ
ショールドスイッチはいわゆる固定ヒステリシス形であ
って、これを例えば４■という最小動作電圧に適応させ
る必要があった。
ショールドスイッチはいわゆる固定ヒステリシス形であ
って、これを例えば４■という最小動作電圧に適応させ
る必要があった。
その理由はさもなければ動作電圧が変動した場合にスイ
ッチングオン動作が信頼出来なくなるからである。
ッチングオン動作が信頼出来なくなるからである。
すなわち、ＭＯＳ回路の出力端子に例えば電圧の如き特
定の信号が現われた時、この既知のスレッショールドス
イッチは例えば＋３Ｖの電圧以上の場合にターンオンし
例えば＋ＩＶの電圧で再びターンオフするからである。
定の信号が現われた時、この既知のスレッショールドス
イッチは例えば＋３Ｖの電圧以上の場合にターンオンし
例えば＋ＩＶの電圧で再びターンオフするからである。
このことは＋４ｖの動作電圧に対しても例えば＋１５Ｖ
の動作電圧に対しても当てはまりさらにこれら２つの限
界値間の電圧変動範囲に対しても当てはまる。
の動作電圧に対しても当てはまりさらにこれら２つの限
界値間の電圧変動範囲に対しても当てはまる。
すなわち＋１５Ｖの動作電圧でも＋３■でターンオン動
作を行ない、＋ＩＶで再びターンオフ動作を行なう。
作を行ない、＋ＩＶで再びターンオフ動作を行なう。
しかしながら、この場合スイッチング範囲は２■にすぎ
ず、擬似信号もこの程度の大きさであり得えるので、特
に動作電圧がスイッチング範囲よりも実質的に大きい場
合にはこの擬似信号によってスレツショールドスイッチ
を不所望にもスイッチングオフ動作させてしまう。
ず、擬似信号もこの程度の大きさであり得えるので、特
に動作電圧がスイッチング範囲よりも実質的に大きい場
合にはこの擬似信号によってスレツショールドスイッチ
を不所望にもスイッチングオフ動作させてしまう。
このため、本発明の目的はいわゆる固定ヒステリシスす
なわちあまりにも狭いスイッチング範囲を回避して、浮
動ヒステリシスとも称せられ動作電圧に依存した最適な
スイッチング範囲を常に形成する回路配置を提供するこ
とにある。
なわちあまりにも狭いスイッチング範囲を回避して、浮
動ヒステリシスとも称せられ動作電圧に依存した最適な
スイッチング範囲を常に形成する回路配置を提供するこ
とにある。
この問題の解決を図るため、本発明による回路配置のス
レッショールドスイッチにおいては、上側スレツショー
ルド電圧は供給電圧例えば蓄電池電圧をら一定電圧間隔
ＵＢＥのところに位置しておりしかも前記電圧が変動し
た場合でも前記電圧間隔を一定に維持するように設計し
ている。
レッショールドスイッチにおいては、上側スレツショー
ルド電圧は供給電圧例えば蓄電池電圧をら一定電圧間隔
ＵＢＥのところに位置しておりしかも前記電圧が変動し
た場合でも前記電圧間隔を一定に維持するように設計し
ている。
この目的のために、本発明の要旨である回路配置におい
ては、前記回路配置の入力端子を第一電流ミラーを形成
する２つのトランジスタのエミッタに接続し、さらに少
なくとも３つのトランジスタを有する第二電流ミラーを
具えこれらトランジスタのエミツタを供給電圧端子に接
続し、前記第−電流ミラーの入力端子を定電流源を介し
て基準電圧点に接続すると共に第一ダイオードを介して
前記第二電流ミラーの入力端子に接続し、さらに２つの
直列に接続された第一および第二増幅トランジスタを具
え、該第二増幅トランジスタのコレクタ又は第一コレク
タを前記第二電流ミラーの出力端子に接続し、前記第一
増幅トランジスタのベースを前記第二ダイオードを介し
て前記第二増幅トランジスタの前記コレクタ又は第一コ
レクタに接続し、前記第二電流ミラーの残りの出力端子
を前記第一増幅トランジスタのコレクタおよび前記第二
増幅トランジスタのベースに接続し、前記第二増幅トラ
ンジスタの前記コレクタ又は第一コレクタを前記回路配
置の入力端子に結合したことを特徴とする。
ては、前記回路配置の入力端子を第一電流ミラーを形成
する２つのトランジスタのエミッタに接続し、さらに少
なくとも３つのトランジスタを有する第二電流ミラーを
具えこれらトランジスタのエミツタを供給電圧端子に接
続し、前記第−電流ミラーの入力端子を定電流源を介し
て基準電圧点に接続すると共に第一ダイオードを介して
前記第二電流ミラーの入力端子に接続し、さらに２つの
直列に接続された第一および第二増幅トランジスタを具
え、該第二増幅トランジスタのコレクタ又は第一コレク
タを前記第二電流ミラーの出力端子に接続し、前記第一
増幅トランジスタのベースを前記第二ダイオードを介し
て前記第二増幅トランジスタの前記コレクタ又は第一コ
レクタに接続し、前記第二電流ミラーの残りの出力端子
を前記第一増幅トランジスタのコレクタおよび前記第二
増幅トランジスタのベースに接続し、前記第二増幅トラ
ンジスタの前記コレクタ又は第一コレクタを前記回路配
置の入力端子に結合したことを特徴とする。
個々のケースにおいて種々の処置を行なって前述の回路
配置の適応性を広めることが出来る。
配置の適応性を広めることが出来る。
従って、本発明実施施に当っては、前記直列に接続され
た第一及び第二増幅トランジスタのエミッタを前記基準
電圧点に接続し、前記第二増幅トランジスタは前記回路
配置の出力端子に接続された第二コレクタを具え、前記
第二増幅トランジスタの前記第一コレクタを別の増幅ト
ランジスタのエミツタに接続し、該別の増幅トランジス
タのコレクタを前記基準電圧点に接続すると共にそのべ
ースを前記回路配置の入力端子に接続するのが好適であ
る。
た第一及び第二増幅トランジスタのエミッタを前記基準
電圧点に接続し、前記第二増幅トランジスタは前記回路
配置の出力端子に接続された第二コレクタを具え、前記
第二増幅トランジスタの前記第一コレクタを別の増幅ト
ランジスタのエミツタに接続し、該別の増幅トランジス
タのコレクタを前記基準電圧点に接続すると共にそのべ
ースを前記回路配置の入力端子に接続するのが好適であ
る。
さらに、本発明の好適実施例では、前記第一増幅トラン
ジスタのエミッタを基準電圧点に接続し、前記第二増幅
トランジスタのエミッタを別の増幅トランジスタのベー
スに接続し、該別の増幅トランジスタのエミッタを前記
基準電圧点に接続しそのコレクタを前記回路配置の出力
端子に接続するようにすることが出来る。
ジスタのエミッタを基準電圧点に接続し、前記第二増幅
トランジスタのエミッタを別の増幅トランジスタのベー
スに接続し、該別の増幅トランジスタのエミッタを前記
基準電圧点に接続しそのコレクタを前記回路配置の出力
端子に接続するようにすることが出来る。
さらに、本発明の他の実施例では、前記第二増幅トラン
ジスタの第一コレクタを第三ダイオードを介して前記回
路配置の入力端子に接続することが出来る。
ジスタの第一コレクタを第三ダイオードを介して前記回
路配置の入力端子に接続することが出来る。
さらに、本発明の実施に当って、前記第一増幅トランジ
スタのベースを前記第一電流ミラーの出力端子に直接接
続するようにするのが好適である。
スタのベースを前記第一電流ミラーの出力端子に直接接
続するようにするのが好適である。
さらに、本発明の好適実施では、前記第一増幅トランジ
スタのベースを前記第一電流ミラーの出力端子に第二ダ
イオードを介して接続することが出来る。
スタのベースを前記第一電流ミラーの出力端子に第二ダ
イオードを介して接続することが出来る。
さらに、本発明では、第一及び第二トランジスタを有す
る第三電流ミラーを具え、前記第二電流ミラーは別のト
ランジスタを具え、該別のトランジスタのベースーエミ
ッタ通路を該第二電流ミラ一の他の３個のトランジスタ
のベースーエミッタ通路と並列に接続し、前記別のトラ
ンジスタのコレクタを前記第三電流ミラーの第一トラン
ジスタのコレクタに接続し、該第一トランジスタのコレ
クタをそのベース及び前記第三電流ミラーの第二トラン
ジスタのベースに夫々接続し、該第三電流ミラーの第一
及び第二トランジスタのエミッタを相互接続すると共に
前記基準電圧点に接続し、前記第三電流ミラーの前記第
二トランジスタのコレクタを前記回路配置の入力端子に
接続するように構成することが出来る。
る第三電流ミラーを具え、前記第二電流ミラーは別のト
ランジスタを具え、該別のトランジスタのベースーエミ
ッタ通路を該第二電流ミラ一の他の３個のトランジスタ
のベースーエミッタ通路と並列に接続し、前記別のトラ
ンジスタのコレクタを前記第三電流ミラーの第一トラン
ジスタのコレクタに接続し、該第一トランジスタのコレ
クタをそのベース及び前記第三電流ミラーの第二トラン
ジスタのベースに夫々接続し、該第三電流ミラーの第一
及び第二トランジスタのエミッタを相互接続すると共に
前記基準電圧点に接続し、前記第三電流ミラーの前記第
二トランジスタのコレクタを前記回路配置の入力端子に
接続するように構成することが出来る。
この種々の異なる回路配置を用いて本明細書の初めの部
分で述べた問題を解決することが出来る。
分で述べた問題を解決することが出来る。
すなわち、浮動ヒステリシスを与えることによって従っ
て実際には次段の■２Ｌ回路のＷ辺入力干渉抑圧回路を
提供することによって解決し得る。
て実際には次段の■２Ｌ回路のＷ辺入力干渉抑圧回路を
提供することによって解決し得る。
その理由はハム電圧の形態で＋４■の直流値の周囲で変
動する多数の擬似パルスは最早スレッショールドスイッ
チには連続的に作用し々いがとれを効果的に押圧するか
らである。
動する多数の擬似パルスは最早スレッショールドスイッ
チには連続的に作用し々いがとれを効果的に押圧するか
らである。
以下図面につき実施例を説明する。
第１図は２つの図を示しており、上側の図は例えばＭＯ
Ｓ回路の出力電圧を表わしこの電圧はＵで示してある。
Ｓ回路の出力電圧を表わしこの電圧はＵで示してある。
この電圧は時間の関数として値ＵＢＨに近づき、この値
はＭＯＳ回路の出力端子におけるいわゆる高電圧に相当
するものである。
はＭＯＳ回路の出力端子におけるいわゆる高電圧に相当
するものである。
本発明によればこの電圧は蓄電池電圧から電圧間隔ＵＢ
Ｅたけ離す必要がある。
Ｅたけ離す必要がある。
この電圧が前述の値を保持する限り、スレッショールド
スイッチはターンオン状態を接続し、この状態を下側の
図に矩形波状に示した電流レベル■Ａで表わしてある。
スイッチはターンオン状態を接続し、この状態を下側の
図に矩形波状に示した電流レベル■Ａで表わしてある。
再び電圧が減少して時間の関数に従って最終的に値ＵＲ
Ｌに達する。
Ｌに達する。
この値もまた零電圧から電圧間隔ＵＢＥだけ離間してい
る。
る。
この点においてスイッチは再びターンオフとなる。
蓄電池電圧ＵＢが変化した時上側の値ＵＥＨがこの蓄電
池電圧の変動に常に追従するようにする。
池電圧の変動に常に追従するようにする。
従って、この上側の値は蓄電池電圧ＵＢから電圧間隔Ｕ
ＢＥのところに常に留まるので、いわゆるフォロー−オ
ンヒステリシスを得る。
ＢＥのところに常に留まるので、いわゆるフォロー−オ
ンヒステリシスを得る。
この場合零電圧から電圧間隔ＵＢＥＯ点の下側のスレッ
ショールド電位点ＵＥＬは維持されている。
ショールド電位点ＵＥＬは維持されている。
既に述べた既知のモノリシックスレッショールド回路は
、下側スイッチング点と上側スイッチング点とが固定電
位にある固定ヒステリシスに従って動作する。
、下側スイッチング点と上側スイッチング点とが固定電
位にある固定ヒステリシスに従って動作する。
第２図ないし第６図に示す実施例のモノリシツクインデ
グレイテツドスレツショールド回路は広い動作電圧範囲
にわたり最適なヒステリシスを示す。
グレイテツドスレツショールド回路は広い動作電圧範囲
にわたり最適なヒステリシスを示す。
例えばトランジスタＴ６は電圧ＵＢＥよりも小さい入力
端子Ｅの入力電圧で導通しダイオードＤはしゃ断する。
端子Ｅの入力電圧で導通しダイオードＤはしゃ断する。
その結果、第１図の実施例からも明らかなように、トラ
ンジスタＴ７はターンオフとなりトランジ亥タＴ８はタ
ーンオンとなる。
ンジスタＴ７はターンオフとなりトランジ亥タＴ８はタ
ーンオンとなる。
この場合出力端子Ａには電流が流れ得る。
尚トランジスタＴ８をインバース（ ｉｎｖｅｒｓｅ）
形ＮＰＮ構造の形態とすることによってマルチコレクタ
トランジスタを得ることが出来る。
形ＮＰＮ構造の形態とすることによってマルチコレクタ
トランジスタを得ることが出来る。
入力端子Ｅの入力電圧がある値ＵＢ−ＵＢＥに増大する
と、トランジスタＴ１およびＴ２を具える第一電流ミラ
ー回路が作動しトランジスタＴＩがベース電流を供給す
る。
と、トランジスタＴ１およびＴ２を具える第一電流ミラ
ー回路が作動しトランジスタＴＩがベース電流を供給す
る。
その結果、トランジスタＴ８がしゃ断し出力端子Ａには
いかなる電流も流れ得ない。
いかなる電流も流れ得ない。
電流源すなわちトランジスタＴ３ ，Ｔ４およびＴ５を
具える第二電流ミラー回路は回路配置用供給電流を供給
する。
具える第二電流ミラー回路は回路配置用供給電流を供給
する。
この電流の大きさは定電流源ＩＯによって制御する。
この電流源は最も簡単な形態として例えば数百オームの
抵抗とし得る。
抵抗とし得る。
ダイオードＤ１およびＤ２は上側および下側スイッチン
グスレツショールド電圧を決める。
グスレツショールド電圧を決める。
この点につき以下の計算によってもう一度説明する。
また所要の入力電流は以下に説明する計算により算出す
ることが出来る。
ることが出来る。
以下に説明する計算の結果からも明らかなように第３図
に示す回路配置は第２図に示す回路配置と比べて一層大
なる入力電流を必要とする。
に示す回路配置は第２図に示す回路配置と比べて一層大
なる入力電流を必要とする。
第４図に示す回路配置は第２図および第３図に示す回路
配置の組合わせたものである。
配置の組合わせたものである。
この回路配置は同じヒステリシス特性を有するが、この
回路配置は第３図に示す回路配置におけるように上側ス
イツチングスレツショールド電圧のための入力電流と第
２図に示す回路配置におけるように下側スイッチングス
レツショールド電圧のだめの入力電流を必要とする。
回路配置は第３図に示す回路配置におけるように上側ス
イツチングスレツショールド電圧のための入力電流と第
２図に示す回路配置におけるように下側スイッチングス
レツショールド電圧のだめの入力電流を必要とする。
第５図に示す回路配置は第２図および第３図に示す回路
配置の組合わせたものである。
配置の組合わせたものである。
この回路配置は第２図に示す回路配置におけるような上
側スイッチングスレツショールド電圧のための入力電流
と第３図に示す回路配置におけるような下側スイッチン
グスレツショールド電圧のための入力電流とを必要とす
る。
側スイッチングスレツショールド電圧のための入力電流
と第３図に示す回路配置におけるような下側スイッチン
グスレツショールド電圧のための入力電流とを必要とす
る。
第６図に示す回路配置は第２図に示す回路配置と同じ入
力条件を有し、ＢＮファクタだけ大きい出力電流を得る
ことが出来る。
力条件を有し、ＢＮファクタだけ大きい出力電流を得る
ことが出来る。
以下の計算例の説明の便宜のために次のように記号を定
める。
める。
ＵＢＥＴ２・ＵＢＥＴ５ツＵＢＥＴ６ツＵＢＥＴ７を夫
′トランジスタＴ２，Ｔ５，Ｔ６，Ｔ７のベースーエミ
ツタ電圧とする。
′トランジスタＴ２，Ｔ５，Ｔ６，Ｔ７のベースーエミ
ツタ電圧とする。
ＵＡ Ｋ Ｄ １ ，ＵＡ Ｋ Ｄ ２を夫々ダイオー
ドＤ１，Ｄ２の両端子間電圧とする。
ドＤ１，Ｄ２の両端子間電圧とする。
ＩＯＴｔ ＋ ＩＯＴ２フＩ ＯＴ３νＩＣＴ４９■Ｃ
Ｔ５を夫々トランジスタＴＩ ，Ｔ２，Ｔ３，Ｔ４，Ｔ
５のコレクタ電流とする。
Ｔ５を夫々トランジスタＴＩ ，Ｔ２，Ｔ３，Ｔ４，Ｔ
５のコレクタ電流とする。
ＩＢＴ３、 ＩＢＴ７を夫々トランジスタＴ３ ， Ｔ
？のベース電流とする。
？のベース電流とする。
さらにＩＤｔをダイオードＤ１の電流とする。
アーリー効果を無視する場合には、第２図に示す回路配
置は上側のスイッチングスレッショールド電圧ＵＢＨを
与える。
置は上側のスイッチングスレッショールド電圧ＵＢＨを
与える。
すなわちＵＥＨ””ＵＢ ＵＢＢＴ５ ＵＡＫＤ１
＋ＵＢＴ２である。
＋ＵＢＴ２である。
モノリシツク集積回路の場合には、ＵＢＥＴ５”ＵＡＫ
Ｄｔ”：；ＵＢＥＴ２：ＵＢＥとおけるから上式は ［ＪＥＨ：ＴＪＢ ＵＢＥ＋ＵＢＦ， ＵＢＥＵＥ
Ｈ ”＝ ＵＢ − ＵＢ Ｅ となる。
Ｄｔ”：；ＵＢＥＴ２：ＵＢＥとおけるから上式は ［ＪＥＨ：ＴＪＢ ＵＢＥ＋ＵＢＦ， ＵＢＥＵＥ
Ｈ ”＝ ＵＢ − ＵＢ Ｅ となる。
次に下側のスイッチングスレツショーノレド電圧につい
て考えると、 ＵＥＬ＝ＵＢＢＴ７＋ＵＡＫＤ２−ＵＢＥＴ６となるか
ら、 ＵＢＥＴ７”：’ＵＡＫＤ２”；ＵＢＥＴａ＝ＵＢＢで
ある場合には、 ＵＥＬ＝ＵＢＥ となることが判る。
て考えると、 ＵＥＬ＝ＵＢＢＴ７＋ＵＡＫＤ２−ＵＢＥＴ６となるか
ら、 ＵＢＥＴ７”：’ＵＡＫＤ２”；ＵＢＥＴａ＝ＵＢＢで
ある場合には、 ＵＥＬ＝ＵＢＥ となることが判る。
従ってヒステリシスはΔＵＥ＝’［ＪＥＨ−ＵＲＬ
ΔＵＥ＝ＵＢ ＵＢＥＴ５ ＵＡＫＤ１＋ＵＢＥＴ２
−（ＵＢＥＴ７＋ＵＡＫＤ２−ＵＢＥＴ２）？なり、 ＵＢＥＴ５ ”；ＵＡＫＤｔ；ＵＢＥＴ２＝ＵＢＥＴ７
”ＵＡＫＤ２”ＵＢＥＴ６＝ＵＢＥ であると、ΔＵＥ＝ＵＢ−２ＵＢＢとなる。
−（ＵＢＥＴ７＋ＵＡＫＤ２−ＵＢＥＴ２）？なり、 ＵＢＥＴ５ ”；ＵＡＫＤｔ；ＵＢＥＴ２＝ＵＢＥＴ７
”ＵＡＫＤ２”ＵＢＥＴ６＝ＵＢＥ であると、ΔＵＥ＝ＵＢ−２ＵＢＢとなる。
Ｔ Ｉ ＝Ｔ２またＴ３＝Ｔ４＝Ｔ５である場合に上側
のスイッチングスレツショールド電圧における電流ＩＥ
Ｈぱ ＩＯＴＩ ＩＯＴ２ ＩＥＨ＝ＩＯＴｔ ＋ＩＯＴ２＋ ” となＢＰ
ＢＰ る。
のスイッチングスレツショールド電圧における電流ＩＥ
Ｈぱ ＩＯＴＩ ＩＯＴ２ ＩＥＨ＝ＩＯＴｔ ＋ＩＯＴ２＋ ” となＢＰ
ＢＰ る。
Ｉ ＯＴ １＝ Ｉ ＧＩ’２の場合には、１
ＩＢＨ＝２ ＩＯＴ２（ １＋−）
ＢＰ
となる。
尚、ＢＰはＰＮＰ ｝ランジスタの順方向電流利得であ
る。
る。
よって
？ＯＴ３
である。
ＩｃＴ２−およびＩｃＴ２＝■ＢＴ７ＢＮ
■ＤＩ
とし、さらにＩＯＴ３＝とする場合には、３
１＋
ＲＴ）
よって
？なる。
前述のＩＯＴ２の式からＩＯを求めると２ＩＯＴ２
■０ ：ＩＤｔ ＋ＩＯＴ２＋
ＢＰ
となりこの式のＩＣ！Ｔ２を上述のＩＤｔの式で置換し
てＩＤ＋につき解くと これを前に求めたＩＥＨの式に代入するとこの式の分母
、分子にＢＮを掛けて整理するとを得る。
てＩＤ＋につき解くと これを前に求めたＩＥＨの式に代入するとこの式の分母
、分子にＢＮを掛けて整理するとを得る。
ここでＢＮぱＮＰＮトランジスタの順方向電流利得であ
る。
る。
Ｂｐ＝５およびＢＮ＝７０とすると、
■ＥＨ＝０，２■ｏ
となる。
次に下側のスイッチングスレッショールド電圧において
必要とされる電流ＩＥＬにつき考察すると、 であるから両式より となる。
必要とされる電流ＩＥＬにつき考察すると、 であるから両式より となる。
ここでＢＰＶはトランジスタＴ６の順方向電流利得であ
る。
る。
この電流ＬＢＬはスイッチング位相の間のみ流れその後
にＯとなる。
にＯとなる。
Ｂｐ＝５ ，ＢＮ＝７０およびＢＰＶ＝３０とする場合
には ■ＥＬ＝０．０２■ｏ となる。
には ■ＥＬ＝０．０２■ｏ となる。
第３図に示す実施例の場合にぱアーリー効果を無視する
と次のようになる。
と次のようになる。
すなわち、上側のスイッチングスレツショールド電圧に
おいて必要とされる電流は ＩＯＴＩ ＩＯＴ２ ■ＥＨ−ＩＯＴ， ＋ ＩＯＴ２＋− ＋ −ＢＰ
ＢＰ となる。
おいて必要とされる電流は ＩＯＴＩ ＩＯＴ２ ■ＥＨ−ＩＯＴ， ＋ ＩＯＴ２＋− ＋ −ＢＰ
ＢＰ となる。
ＩＯＴ１＝ＩＯＴ２の場合には、上式は、■
ＩＥＯ＝２ＩＯＴ２（ １＋−）
ＢＰ
となる。
まだであるから
となる。
今、４Ｔ８及びＩＯＴａをトランジスタＴ８の第一コレ
クタ電流及び第二コレクタ電流とそれぞれすると、 ＊ ■ＣＴ８＝■ＣＴ１＋ＩＣＴ４ であり であるから、前述の関係式を用いて 他方 ＩＣＴ８−ＢＮ゜ＩＣＴ３ であり、ＩＣＴｓ ＝ＩＯＴ４の場合にはとなる。
クタ電流及び第二コレクタ電流とそれぞれすると、 ＊ ■ＣＴ８＝■ＣＴ１＋ＩＣＴ４ であり であるから、前述の関係式を用いて 他方 ＩＣＴ８−ＢＮ゜ＩＣＴ３ であり、ＩＣＴｓ ＝ＩＯＴ４の場合にはとなる。
スイッチング点に関しては次のようになる。
＊
■ＣＴ８：■ＣＴ８
であるので、
となり、これをＩＤｔにつき解くと
よって
この式を整理すると
この式においてＢｐ＝５およびＢＮ−７０とする場合に
は ■ＥＨ＝１．６９■ｏ となる。
は ■ＥＨ＝１．６９■ｏ となる。
次に下側のスイッチングスレツショールド電圧において
必要とされる電流ＩＥＬにつき考察すると、 ■ＥＬ一■ＤＴ４ ＩＣＴ４−ＩＣ！Ｔ３およびＩＣＴ３＝ＩＯＴ５の場合
には であるから となる。
必要とされる電流ＩＥＬにつき考察すると、 ■ＥＬ一■ＤＴ４ ＩＣＴ４−ＩＣ！Ｔ３およびＩＣＴ３＝ＩＯＴ５の場合
には であるから となる。
この電流Ｌ．ＥＬはスイッチング位相の期間のみ流れそ
の後は０となる。
の後は０となる。
Ｂｐ＝５の場合には上式は
ＩＥＬ ＝０．６ ２ ５ ＩＱ
となる。
上述した計算例は第２図および第３図の回路配置に対し
てのみ説明したが、第４，５および６図の実施例に関し
ても同様な計算を行なうことが出来る。
てのみ説明したが、第４，５および６図の実施例に関し
ても同様な計算を行なうことが出来る。
これら計算は第２図および第３図の実施例の場合と同様
な方法で実行する必要があり、またこれらの動作方法は
先に述べたように行なわれる。
な方法で実行する必要があり、またこれらの動作方法は
先に述べたように行なわれる。
第７図に示す実施例は本発明による回路の入力段を変更
した例を示し、この回路配置において、トランジスタＴ
１０，Ｔ１１，Ｔ１２を含めることによって入力端子Ｅ
を開回路にして無負荷にして特定の出力状態（Ｌ一電位
）を得る。
した例を示し、この回路配置において、トランジスタＴ
１０，Ｔ１１，Ｔ１２を含めることによって入力端子Ｅ
を開回路にして無負荷にして特定の出力状態（Ｌ一電位
）を得る。
その理由はコレクタ電流■ｃＴ１２（〜Ｉｏ）はターン
オフに必要な電流ＩＥＬよりも大きいからである。
オフに必要な電流ＩＥＬよりも大きいからである。
これらのステップの結果ターンオンに必要な電流ＩＢＨ
をＩＯの量だけ増大させる。
をＩＯの量だけ増大させる。
第１図はスレッショールドスイッチの動作を説明するた
めの曲線図、第２．３，４，５，６および７図は本発明
によるモノリシツク集積形態のスレツショールドスイッ
チの種々の異なる実施例を示す線図である。 Ｅ・・・・・・入力端子、Ｔ１〜Ｔ１２・・・・・トラ
ンジスタ、Ｄ１〜Ｄ３・・−・・ダイオード、Ａ・・・
・・・出力端子、ＵＢ・・・・・・蓄電池電圧（又はそ
の端子）、ＩＯ・・・・・・定電流源。
めの曲線図、第２．３，４，５，６および７図は本発明
によるモノリシツク集積形態のスレツショールドスイッ
チの種々の異なる実施例を示す線図である。 Ｅ・・・・・・入力端子、Ｔ１〜Ｔ１２・・・・・トラ
ンジスタ、Ｄ１〜Ｄ３・・−・・ダイオード、Ａ・・・
・・・出力端子、ＵＢ・・・・・・蓄電池電圧（又はそ
の端子）、ＩＯ・・・・・・定電流源。
Claims (1)
- 【特許請求の範囲】 １ 固定の下側スレッショールド電圧でターンオフしお
よび上側スレツショールド電圧でターンオンするような
モノリシツクインテグレイテツド形スレツショールドス
イッチ用であって、大きさが変化し得る直流電圧を受信
する入力端子Ｅおよび特定のスイッチング電流を生じ得
る出力端子Ａを有する回路配置において、前記上側スレ
ツショールド電圧が供給電圧から一定の電圧間隔のとこ
ろに位置しておりおよび前記回路配置により前記供給電
圧が変動する場合に前記電圧間隔を一定に維持するよう
にするため、前記回路配置の入力端子Ｅを第一電流ミラ
ーを形成する２つのトランジスタＴ１およびＴ２のエミ
ツタに接続し、さらに少なくとも３つのトランジスタＴ
３ ，Ｔ４ ，Ｔ５を有する第二電流ミラーを具えこれ
らトランジスタのエミツタを供給電圧端子ＵＢに接続し
、前記第一電流ミラーの入力端子を定電流源ＩＯを介し
て基準電圧点に接続すると共に第一ダイオードＤ１を介
して前記第二電流ミラーの入力端子に接続し、さらに２
つの直列に接続された第一および第二増幅トランジスタ
Ｔ７ ，Ｔ８を具え、該第二増幅トランジスタのコレク
タ又は第一コレクタを前記第二電流ミラーの出力端子に
接続し、前記第一増幅トランジスタＴ７のベースを前記
第二ダイオードＤ２を介して前記第二増幅トランジスタ
Ｔ８の前記コレクタ又は第一コレクタに接続し、前記第
二電流ミラーの残りの出力端子を前記第一増幅トランジ
スタＴＩのコレクタおよび前記第二増幅トランジスタＴ
８のベースに接続し、前記第二増幅トランジスタＴ８の
前記コレクタ又は第一コレクタを前記回路配置の入力端
子Ｅに結合したことを特徴とするスレツショールドスイ
ッチ用回路配置。 ２ 前記直列に接続された第一及び第二増幅トランジス
タＴ？ ，Ｔ８のエミツタを前記基準電圧点に接続し、
前記第二増幅トランジスタＴ８は前記回路配置の出力端
子Ａに接続された第二コレクタを具え、前記第二増幅ト
ランジスタの前記第一コレクタを別の増幅トランジスタ
Ｔ６のエミツタに接続し、該別の増幅トランジスタＴ６
のコレクタを前記基準電圧点に接続すると共にそのベー
スを前記回路配置の入力端子Ｅに接続したことを特徴と
する特許請求の範囲１記載のスレッショールドスイッチ
用回路配置。 ３ 前記第一増幅トランジスタＴ７のエミツタを基準電
圧点に接続し、前記第二増幅トランジスタＴ８のエミツ
タを別の増幅トランジスタＴ９のベースに接続し、該別
の増幅トランジスタのエミッタを前記基準電圧点に接続
しそのコレクタを前記回路配置の出力端子Ａに接続した
ことを特徴とする特許請求の範囲１記載のスレツショー
ルドスイツチ用回路配置。 ４ 前記第二増幅トランジスタＴ８の第一コレクタを第
三ダイオードＤ３を介して前記回路配置の入力端子Ｅに
接続したことを特徴とする特許請求の範囲１記載のスレ
ッショールドスイッチ用回路配置。 ５ 前記第一増幅トランジスタＴＩのベースを前記第一
電流ミラーの出力端子に直接接続したことを特徴とする
特許請求の範囲１〜４のいずれか一つに記載のスレツシ
ョールドスイッチ用回路配置。 ６ 前記第一増幅トランジスタＴＩのベースを前記第一
電流ミラーの出力端子に第二ダイオードＤ２を介して接
続したことを特徴とする特許請求の範囲１〜４のいずれ
か一つに記載のスレッショールドスイッチ用回路配置。 ７ 固定の下側スレツショールド電圧でターンオフしお
よび上側スレッショールド電圧でターンオンするような
モノリシツクィンテグレイテッド形スレツショールドス
イッチ用であって、大きさが変化し得る直流電圧を受信
する入力端子Ｅおよび特定のスイッチング電流を生じ得
る出力端子Ａを有する回路配置に、おいて前記上側スレ
ッショールド電圧が供給電圧から一定の電圧間隔のとこ
ろに位置しておりおよび前記回路配置により前記供給電
圧が変動する場合に前記電圧間隔を一定に維持するよう
にするため、前記回路配置の入力端子Ｅを第一電流ミラ
ーを形成する２つのトランジスタＴ１およびＴ２のエミ
ッタに接続し、さらに少なくとも３つのトランジスタＴ
３，Ｔ４，Ｔ５を有する第二電流ミラーを具えこれらト
ランジスタのエミッタを供給電圧端子ＵＢに接続し、前
記第一電流ミラーの入力端子を定電流源■。 を介して基準電圧点に接続すると共に第一ダイオードＤ
１を介して前記第二電流ミラーの入力端子に接続し、さ
らに２つの直列に接続された第一 および第二増幅トラ
ンジスタＴ７，Ｔ８を具え、該第二増幅トランジスタの
コレクタ又は第一コレクタを前記第二電流ミラーの出力
端子に接続し、前記第一増幅トランジスタＴＩのベース
を前記第二ダイオードＤ２を介して前記第二増幅トラン
ジスタＴ８の前記コレクタ又は第一コレクタに接続し、
前記第二電流ミラーの残りの出力端子を前記第一増幅ト
ランジスタＴＩのコレクタおよび前記第二増幅トランジ
スタＴ８のベースに接続し、前記第二増幅トランジスタ
Ｔ８の前記コレクタ又は第一コレクタを前記回路配置の
入力端子Ｅに結合し、さらに第一及び第二トランジスタ
を有する第三電流ミラーを具え、前記第二電流ミラーは
別のトランジスタＴ１ ０を具え、該別のトランジスタ
のベースーエミッタ通路を該第二電流ミラーの他の３個
のトランジスタのベースーエミッタ通路と並列に接続し
、前記別のトランジスタのコレクタを前記第三電流ミラ
ーの第一トランジスタＴ１１のコレクタに接続し、該第
一トランジスタのコレクタをそのベース及び前記第三電
流ミラーの第二トランジスタＴ１２のベースに夫々接続
し、該第三電流ミラーの第一及び第二トランジスタのエ
ミッタを相互接続すると共に前記基準電圧点に接続し、
前記第三電流ミラーの前記第二トランジスタのコレクタ
を前記回路配置の入力端子Ｅに接続したことを特徴とす
るスレツショールドスイッチ用回路配置。 ８ 前記直列に接続された第一及び第二増幅トランジス
タＴ７，Ｔ８のエミッタを前記基準電圧点に接続し、前
記第二増幅トランジスタＴ８は前記回路配置の出力端子
Ａに接続された第二コレクタを具え、前記第二増幅トラ
ンジスタの前記第一コレクタヲ別の増幅トランジスタＴ
６のエミッタに接続し、該別の増幅トランジスタＴ６の
コレクタを前記基準電圧点に接続すると共にそのベース
を前記回路配置の入力端子Ｅに接続したことを特徴とす
る特許請求の範囲７記載のスレッショールドスイッチ用
回路配置。 ９ 前記第一増幅トランジスタＴＩのエミツタを基準電
圧点に接続し、前記第二増幅トランジスタＴ８のエミツ
タヲ別の増幅トランジスタＴ９のベースに接続し、該別
の増幅トランジスタのエミツタを前記基準電圧点に接続
しそのコレクタを前記回路配置の出力端子Ａに接続した
ことを特徴とする特許請求の範囲７記載のスレッショー
ルドスイッチ用回路配置。 １０前記第一増幅トランジスタＴ７のベースを前記第一
電流ミラーの出力端子に直接接続したことを特徴とする
特許請求の範囲７〜９のいずれか一つに記載のスレッシ
ョールドスイッチ用回路配置。 １１前記第一増幅トランジスタＴＩのベースを前記第一
電流ミラーの出力端子に第二ダイオードＤ２を介して接
続したことを特徴とする特許請求の範囲７〜９のいずれ
か一つに記載のスレッショールドスイッチ用回路配置。 １２前記第二増幅トランジスタＴ８の第一コレクタを第
三ダイオードＤ３を介して前記回路配置の入力端子Ｅに
接続し、前記第一増幅トランジスタＴ７のベースを前記
第一電流ミラーの出力端子に直接接続したことを特徴と
する特許請求の範囲７〜９のいずれか一つに記載のスレ
ッショールドスイッチ用回路配置。 １３前記第二増幅トランジスタＴ８の第一コレクタ
を第三ダイオードＤ３を介して前記回路配置の入力端子
Ｅに接続し、前記第一増幅トランジスタＴ７のベースを
前記第一電流ミラーの出力端子に第二ダイオードＤ２を
介して接続したことを特徴とする特許請求の範囲７〜９
のいずれか一つに記載のスレツショールドスイッチ用回
路配置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19772748967 DE2748967C2 (de) | 1977-11-02 | 1977-11-02 | Schaltungsanordnung für einen monolithisch integrierten Schwellwertschalter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5472946A JPS5472946A (en) | 1979-06-11 |
| JPS589608B2 true JPS589608B2 (ja) | 1983-02-22 |
Family
ID=6022812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53133840A Expired JPS589608B2 (ja) | 1977-11-02 | 1978-11-01 | スレツシヨ−ルドスイツチ用回路配置 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPS589608B2 (ja) |
| CA (1) | CA1128149A (ja) |
| DE (1) | DE2748967C2 (ja) |
| FR (1) | FR2408244A1 (ja) |
| GB (1) | GB2007452B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2931901C2 (de) * | 1979-08-07 | 1987-03-19 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Monolithisch integrierter Schwellwertschalter |
| JPS56120206A (en) * | 1980-02-27 | 1981-09-21 | Nec Corp | Transistor circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2309084A1 (fr) * | 1975-04-22 | 1976-11-19 | Radiotechnique Compelec | Dispositif a seuils pour circuits logiques integres |
-
1977
- 1977-11-02 DE DE19772748967 patent/DE2748967C2/de not_active Expired
-
1978
- 1978-10-19 CA CA313,768A patent/CA1128149A/en not_active Expired
- 1978-10-27 FR FR7830580A patent/FR2408244A1/fr active Granted
- 1978-10-30 GB GB7842444A patent/GB2007452B/en not_active Expired
- 1978-11-01 JP JP53133840A patent/JPS589608B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB2007452A (en) | 1979-05-16 |
| FR2408244B1 (ja) | 1983-10-07 |
| GB2007452B (en) | 1982-04-15 |
| CA1128149A (en) | 1982-07-20 |
| DE2748967C2 (de) | 1983-01-13 |
| FR2408244A1 (fr) | 1979-06-01 |
| DE2748967B1 (de) | 1979-01-25 |
| JPS5472946A (en) | 1979-06-11 |
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