JPH05268024A

JPH05268024A - スイッチング回路

Info

Publication number: JPH05268024A
Application number: JP9379492A
Authority: JP
Inventors: Hikari Watanabe; 光渡辺
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 1992-03-19
Filing date: 1992-03-19
Publication date: 1993-10-15

Abstract

(57)【要約】【目的】半導体集積回路用スイッチング回路におい
て、高速スイッチング、高出力耐圧化を図ること。【構成】第１のトランジスタ１１のコレクタは出力端
子となる第１端子６１に接続され、第２のトランジスタ
１２はコレクタが前記第１のトランジスタ１１のエミッ
タに接続され、エミッタが接地端子となる第２端子６２
に接続され、第３のトランジスタ１３が前記第２のトラ
ンジスタ１２のベースを制御して、前記第２のトランジ
スタ１２をオン・オフする。そして、信号線に接続され
た第３端子６３におけるオン・オフ入力信号により、直
接に又は間接に前記第１のトランジスタ１１及び前記第
３のトランジスタ１３をオン・オフする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スイッチング回路、特
に高耐圧が得られ、容易に集積化することができ、しか
も高速スイッチングが可能なスイッチング回路に関する
ものである。

【０００２】

【従来の技術】従来、電源を含んでオープンサーキット
が形成されている外部回路に第１・第２端子を接続し、
第１・第２端子間の導通の有無を第３端子（入力端子）
に入力されるオン・オフ信号で切換えることにより、外
部回路に電流を流したり、流さなかったりするスイッチ
ング回路がよく用いられている。このスイッチング回路
の一例を図６に示す。この回路は、第１端子９１と第２
端子９２との間にアースを介して電源７６と回路７５が
接続されるように用いられ、スイッチング用トランジス
タ７１のベースに入力されるオン・オフ入力信号でオン
・オフが切り換えられる。なお制御回路８１は入力端子
となる第３端子９３に入力されたオン・オフ信号によ
り、トランジスタ７１のベース電流を制御して、トラン
ジスタ７１をオン・オフする。図６において、出力トラ
ンジスタ７１がオフのとき、第１端子９１の電位が、ト
ランジスタ７１のコレクタ・エミッタ間耐圧、もしくは
コレクタ・ベース間耐圧を越えるとブレークダウンす
る。図７は、図６に示す回路の具体例である。図７にお
いて、前記制御回路８１は、トランジスタ７３及び定電
流源８５で置き換えられている。なお、９４はＶ_cc電源
端子である。図７に示す具体例では、第１端子９１の耐
圧はほぼコレクタ・ベース間耐圧ＢＶ_CBOである。

【０００３】次に、出力耐圧を向上するために、図８で
示すブロック図のような回路が考えられる。なすわち、
出力トランジスタ７１のベースにスイッチング素子８３
を接続し、一方出力トランジスタ７１のエミッタにスイ
ッチング素子８４を接続する。そして、制御回路８２
は、スイッチング素子８３・８４を制御するものであ
る。このようにして、出力オフ時は、スイッチング素子
８３・８４をオープンにして、トランジスタ７１のベー
ス端子及びエミッタ端子を切り離すと、出力耐圧が向上
する。図９は、図８で示す回路の具体例である（特開昭
６０−１８２２１６号参照）。図９においては、前記ス
イッチング素子８３がダイオード８６で置き換えられ、
一方、前記スイッチング素子８４がトランジスタ７２で
置き換えられている。なお第３端子９３は入力端子であ
り、８７・８８は、それぞれトランジスタ７１・７２の
ベース電流を制御する抵抗である。

【０００４】

【発明が解決しようとする課題】しかしながら、図９の
回路では、各トランジスタ７１・７２のベース・エミツ
ク間およびコレクタ・ベース間には寄生容量が存在し、
各トランジスタ７１・７２は、これらの寄生容量を充電
もしくは放電する時間分だけオン・オフスイッチングに
遅れを生ずる。特に、トランジスタ７１・７２を飽和駆
動する場合は、ベース蓄積電荷のため、オンからオフへ
のスイッチングが遅い。まず、トランジスタ７１の場合
は次のようになる。オンからオフへのスイッチング時に
おいて、トランジスタ７１のベースに蓄積された電荷
は、ダイオード８６が逆方向となるため、ダイオード８
６の順抵抗を通して放電することができない。したがっ
て前記ベース蓄積電荷は、ダイオード８６の寄生容量と
トランジスタ７１の自己放電とで放電されるのみなの
で、オンからオフへのスイッチングが遅くなる。次に、
トランジスタ７２の場合は次のようになる。トランジス
タ７２のベースに接続されている抵抗８８は、これによ
ってダイオード８６の順方向電圧Ｖ_F以上の電圧降下を
発生させるため、比較的高い抵抗値としなければならな
い。したがって、トランジスタ７２のベースの寄生容量
は、この抵抗８８を通して充放電されるため、トランジ
スタ７２のオン・オフスイッチング速度も遅くなる。し
たがって本発明の課題は、上記従来技術の欠点をなく
し、出力端子が高耐圧でかつオン・オフスイッチング速
度の改良されたスイッチング回路を提供することであ
る。

【０００５】

【課題を解決するための手段】したがって上記課題を解
決するため、本発明は外部回路に接続される第１・第２
端子と信号線に接続される第３端子とを有し、該第３端
子に入力されるオン・オフ信号に応じて該第１・第２端
子間の導通の有無を切換えるスイッチング回路であり、
該第１・第２端子間に少なくとも２以上のトランジスタ
が直列に接続されており、該２以上のトランジスタのう
ち少なくとも１以上のトランジスタのベースが前記オン
・オフ信号でオン・オフ制御される信号用トランジスタ
に接続されて該１以上のトランジスタがオン・オフする
ことを特徴とするスイッチング回路である。

【０００６】

【作用】上記構成のスイッチング回路によると、第１・
第２の端子間に少なくとも２以上のトランジスタが直列
に接続されているので第１・第２端子間の耐圧は向上す
る。また直列に接続されている２以上のトランジスタの
うちの少なくとも１以上のトランジスタのベースがオン
・オフ入力信号でオン・オフされる信号用トランジスタ
に接続されており、該信号用トランジスタのオン・オフ
によって該１以上のトランジスタがオン・オフするの
で、前記１以上のトランジスタのオンからオフへのスイ
ッチング時間は短く、そのため前記第１・第２端子間の
スイッチング時間を短くすることができる。直列接続さ
れているトランジスタのうちの１つでもオフになると、
第１・第２端子間はオフとなるのである。

【０００７】

【実施例】次に、本発明の実施例を図面を参照しながら
説明する。図１は、本発明の第１の実施例を示す回路図
である。図１において、出力用のトランジスタ１１は、
ベースがダイオード２１のカソードに、コレクタが出力
端子となる第１端子６１にそれぞれ接続されている。そ
して、トランジスタ１２は、コレクタがトランジスタ１
１のエミッタに、エミッタが接地端子となる第２端子６
２にそれぞれ接続されている。さらに、トランジスタ１
３は、ベースが抵抗４１を介して第３端子６３に、コレ
クタがトランジスタ１２のベースに、エミッタが第２端
子６２にそれぞれ接続されている。次に、定電流源３１
がＶ_cc電源端子６４とトランジスタ１３のコレクタとの
間に、定電流源３２がＶ_cc電源端子６４とダイオード２
１のアノードとの間にそれぞれ接続されている。さら
に、トランジスタ１４はベースが抵抗４２を介して第３
端子６３に、コレクタがダイオード２１のアノードに、
エミッタが第２端子６２にそれぞれ接続されている。そ
して第３端子６３は信号線に接続されて入力端子とな
る。

【０００８】以上のような構成により、第１端子６１・
第２端子６２間に直列に接続されたトランジスタ１１及
びトランジスタ１２のうちトランジスタ１２のベースが
信号用トランジスタ１３に接続されているので、トラン
ジスタ１３にオン・オフ入力信号が入力されると、トラ
ンジスタ１２がオン・オフし、その結果第１端子６１・
第２端子６２間がオン・オフすることになる。

【０００９】即ちトランジスタ１３がオンのときは、定
電流源３１の電流がトランジスタ１３のコレクタ・エミ
ッタを流れるので、トランジスタ１２のベースには流れ
ない。またそのとき、トランジスタ１２のベースは、ト
ランジスタ１３のコレクタ・エミッタを介して第２端子
６２に接続される。その結果トランジスタ１２はオフに
なる。一方、トランジスタ１３がオフのときは、定電流
源３１の電流がトランジスタ１２のベース電流となり、
トランジスタ１２がオンとなる。従って、トランジスタ
１３がオフバッファとして直接トランジスタ１２をオン
・オフさせることになるので、従来例のようなトランジ
スタのベース蓄積電荷及びベースに接続された抵抗によ
るスイッチングの遅れがなくなり、スイッチング速度を
向上させることができる。そのため、第１端子６１・第
２端子６２間のスイッチング速度を向上させることがで
きる。トランジスタ１４がオンのときは、定電流源３２
の電流がトランジスタ１４のコレクタ・エミッタに流
れ、ダイオード２１はオフになる。逆にトランジスタ１
４がオフのときは、定電流源３２の電流がダイオード２
１及びトランジスタ１１のベースに流れ、ダイオード２
１及びトランジスタ１１はオンとなる。

【００１０】以上により、第３端子６３にトランジスタ
１３・１４のベース・エミッタ間電圧より大きな正の電
圧が印加されると、トランジスタ１３・１４がオンとな
り、ダイオード２１、トランジスタ１１・１２がオフと
なる。逆に第３端子６３が接地されると、トランジスタ
１３・１４がオフとなり、ダイオード２１、トランジス
タ１１・１２がオンとなる。このようにして第３端子６
３にトランジスタ１３・１４のベース・エミツタ間電圧
より大きな正のパルス電圧が印加されると、トランジス
タ１１・１２は高速度かつ高耐圧のスイッチング動作を
することになる。

【００１１】従って、出力用トランジスタ１１のベース
及びエミッタにそれぞれ接続されたダイオード２１及び
トランジスタ１２は、スイッチング素子として動作す
る。従って、出力オフ時は、ダイオード２１及びトラン
ジスタ１２をオフにして、トランジスタ１１のベース端
子、エミッタ端子を切り離すので、出力耐圧が向上す
る。出力オフのときは、上述したようにトランジスタ１
２は、トランジスタ１３によって直接プルダウンされる
ため、トランジスタ１２のコレクタ耐圧はほぼＢＶ_CBO
となる。また、このとき、トランジスタ１１のコレクタ
耐圧はＢＶ_CEOである。そのため、出力オフ時の出力端
子６２の耐圧は、ＢＶ_CEO＋ＢＶ_CBO となり、前記従来例の図９に示す回路より高耐圧化でき
る。さらにトランジスタ１２を２段以上にすれば、一層
高耐圧にすることができる。また前記スイッチング素子
としては、ダイオード２１及びトランジスタ１２に限定
されない。トランジスタ１２として、ソース接地のＦＥ
Ｔを使用することもできる。

【００１２】図２は、本発明の第２の実施例を示してい
る。図２において、定電流源３３及び定電流源３４がそ
れぞれ図１の定電流源３１及び定電流源３２に相当し、
トランジスタ１５は、ベースが第３端子６３に、エミッ
タがトランジスタ１３のベースに、コレクタが定電流源
３４にそれぞれ接続されている。また抵抗４３がトラン
ジスタ１３のベース・エミッタ間に接続されている。他
の構成は上述の第１の実施例と同じである。以上の構成
により、トランジスタ１５とトランジスタ１３とで２段
の電流増幅となるので、第３端子６３の入力インピーダ
ンスが高いスイッチング回路を形成することができる。
そして、第３端子６３にオン・オフ入力信号が入力され
ると、トランジスタ１５・１３がオン・オフし、上述の
第１の実施例と同様にトランジスタ１１・１２がオン・
オフする。

【００１３】図３は、本発明の第３の実施例を示してい
る。図３においては、図２のダイオード２１の代わり
に、エミッタ・コレクタを入れかえたトランジスタ２５
が使用され、トランジスタ２５は、ベースがトランジス
タ１５のコレクタに、エミッタが抵抗４４を介してＶ_CC
電源端子６４に、コレクタがトランジスタ１１のベース
にそれぞれ接続されている。なお定電流源３５・３６は
それぞれ上述の第２の実施例の定電流源３３・３４に相
当する。また抵抗４５は上述の第２の実施例の抵抗４３
に相当する。その他の構成は上述の第２の実施例と同じ
である。通常トランジスタのエミッタ・ベース間のブレ
ークダウン電圧が低く、トランジスタのコレクタ・ベー
ス間のブレークダウン電圧が高いので、トランジスタ２
５をこのように接続することにより、ダイオード２１を
省略しても、必要な耐圧が得られるのである。また、こ
のようにすると、トランジスタ２５は、電流増幅率ｈ_FE
が低下するが、トランジスタとして働くので、定電流源
３６を小さくすることができる。そのため、出力オフ時
の消費電流を小さくできる。そして、第３端子６３にオ
ン・オフ入力信号が入力されると、上述の第２の実施例
と同様にトランジスタ１５・１３がオン・オフし、トラ
ンジスタ１１・１２がオン・オフすることになる。

【００１４】図４は、第４の実施例を示している。図４
においては、定電流源としては定電流源３７のみが使用
されている。そのため、トランジスタ１６は、ベースが
抵抗４８を介して定電流源３７に接続され、コレクタが
抵抗４６を介してＶ_cc電源端子６４に接続され、エミッ
タがダイオード２１のアノードに接続されている。ま
た、トランジスタ１７は、ベースが抵抗４９を介して定
電流源３７に接続され、コレクタが抵抗４７を介してＶ
_cc電源端子６４に接続され、エミッタがダイオード２２
を介してトランジスタ１２のベースに接続されている。
さらに、トランジスタ１８は、ベースが第３端子６３に
接続され、コレクタが定電流源３７に接続され、エミッ
タがトランジスタ１３のベースに接続されている。な
お、抵抗５０は、トランジスタ１３のベース・エミッタ
間に接続されている。他の構成は、上述の第２の実施例
と同じである。以上の構成により、トランジスタ１８及
びトランジスタ１３がオフのときは、定電流源３７の電
流が抵抗４８を介してトランジスタ１６のベースに、及
び抵抗４９を介してトランジスタ１７のベースにそれぞ
れ分流して流れる。そのため、トランジスタ０６がオン
し、ダイオード２１がオンとなり、一方、トランジスタ
１７がオンし、ダイオード２２がオンし、トランジスタ
１２がオンとなり、トランジスタ１１がオンする。逆に
トランジスタ１８がオンのときは、トランジスタ１３が
オンし、トランジスタ１２がオフとなり、さらにトラン
ジスタ１６がオフし、ダイオード２１がオフし、トラン
ジスタ１１がオフとなる。このため、第３端子６３にオ
ン・オフ信号が入力されると、上述の第２の実施例と同
様にトランジスタ１１・１２がオン・オフする。そし
て、定電流源として定電流源３７のみがトランジスタ１
６・１７を介してトランジスタ１１・１２のベース電流
を流すため、定電流源３７の値を小さくできるので出力
オフ時の消費電流をさらに小さくできる。

【００１５】図５は、第５の実施例を示している。図５
において、トランジスタ２６及びトランジスタ２７は、
前記トランジスタ２５と同様に、コレクタとエミッタを
いれかえたものである。そのため、図４におけるダイオ
ード２１及びダイオード２２は不要となる。なお、３８
は定電流源、５１〜５６は抵抗である。以上の構成によ
り、上述の第４の実施例と同様に、第３端子６３にオン
・オフ信号が入力されると、トランジスタ１１・１２が
オン・オフし、出力オフ時の消費電流を小さくすること
ができる。

【００１６】以上の各実施例において、トランジスタは
ダイオードでおきかえたものであってもよく、また、抵
抗を省略したものであってもよい。また定電流源は抵抗
におきかえてもよい。また、ＮＰＮオープンコレクタを
例として書いたがそれぞれをダーリントン接続にしても
よく、また極性を逆にしてＰＮＰトランジスタで置きか
えてもよい。さらに、一部または全部を接合型ＦＥＴ，
ＭＯＳＦＥＴその他の能動素子にしたものでよい。また
上述のようにトランジスタ１２を２段以上のものにすれ
ば、さらに高耐圧化できる。

【００１７】

【発明の効果】以上詳細に説明したように、本発明のス
イッチング回路によれば、高速スイッチングで出力端子
の耐圧を高くすることができる。そのため、集積回路に
おいて、電源その他は定電圧化されており、低耐圧でよ
いが、出力端子だけが外部に接続され、耐圧の高いこと
が要求される場合、高耐圧プロセスまたは高耐圧デザイ
ンルールを使わなくても出力端子の耐圧を上げることが
できる。このため、ＩＣチップサイズの縮小または低コ
スト化が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】本発明の第２の実施例を示す回路図である。

【図３】本発明の第３の実施例を示す回路図である。

【図４】本発明の第４の実施例を示す回路図である。

【図５】本発明の第５の実施例を示す回路図である。

【図６】従来例を示す回路図である。

【図７】図６に示す回路の具体例である。

【図８】従来例を示す回路図である。

【図９】図８に示す回路の具体例である。

【符号の説明】

１１トランジスタ１２トランジスタ１３トランジスタ６１第１端子６２第２端子６３第３端子

Claims

【特許請求の範囲】

【請求項１】外部回路に接続される第１・第２端子と
信号線に接続される第３端子とを有し、該第３端子に入
力されるオン・オフ信号に応じて該第１・第２端子間の
導通の有無を切換えるスイッチング回路であり、該第１
・第２端子間に少なくとも２以上のトランジスタが直列
に接続されており、該２以上のトランジスタのうち少な
くとも１以上のトランジスタのベースが前記オン・オフ
信号でオン・オフ制御される信号用トランジスタに接続
されて該１以上のトランジスタがオン・オフすることを
特徴とするスイッチング回路。