JPS5896328A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPS5896328A JPS5896328A JP19345381A JP19345381A JPS5896328A JP S5896328 A JPS5896328 A JP S5896328A JP 19345381 A JP19345381 A JP 19345381A JP 19345381 A JP19345381 A JP 19345381A JP S5896328 A JPS5896328 A JP S5896328A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- flip
- flop
- data transfer
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御の入出力制御装置に関
し、特に上位装置との間のインターフェイス信号の実際
の上げ下げの制御を・・−ドウエアに分担させることに
より、高速なデータ転送を行う入出力制御装置に関する
ものである。
し、特に上位装置との間のインターフェイス信号の実際
の上げ下げの制御を・・−ドウエアに分担させることに
より、高速なデータ転送を行う入出力制御装置に関する
ものである。
従来のマイクロプログラム制御の入出力制御装置におけ
る一般的動作を第１図に示す。第１図は上位装置（チャ
ネル）からデータを受信する場合の流れ図である。入出
力装置からのデータ転送要求に対してマイクロプログラ
ムはデータ転送要求信号である８ＢＲＶＩ（Ｊ ＩＮ
信号を“１″にせよという命令（ＳＥＴ ５ＲＶＩＮ
命令）を発行して所定の７リツプフロツプをセットし、
８ＰＲＶＩＣＥ ＩＮ信号を“１″にする（ステップ
１）。この５ＥＲＶＣＥＴＮ信号が“１″になったこと
に対し、チャネルは、送信データがあると要求受付信号
である８ＥＲＶＩＣＢ ＯＵＴ信号を“ｌ”にして応
答し、送信データがない場合には転送中正信号を“ｌ″
にして応答する。マイクロプログラムは、８ＥＲＶＩＣ
Ｅ ＩＮ信号を“ｌ”にセットした後、・８ＥＲＶＩ
ＣＥ ＯＵＴ信号あるいは転送中正信号が“ｌ”にな
るのを監視しくステップ２．３）、転送中正信号が“ｌ
”の場合は終了処理を行うが、５ＥＲＶＩＣＥ ＯＵ
’ｌ”信号が“１”の場合は、データパス−トのデータ
を受信する（ステップ４）。そして、ステップ５）。チ
ャネルは５ＢＲＶＩＣＢ ＩＮ信号が“０”になると
、５ＥＲＶＩＣＥ ＯＵＴ信号を“０”にする。マイ
クロプログラムは５ＥＲＶＩＣＥ ＩＮ信号を“０″
にしだ後、５ＥＲｖＩＣＥＯＵＴ 信号が“０”になる
ノヲ監視シ（ステップ６）、５ＥＲｖＩＣＥＯＵＴ信号
が“０”になると、ここで次のＳＥＴ ５ＲＶＩＮ命
令を発行する。
る一般的動作を第１図に示す。第１図は上位装置（チャ
ネル）からデータを受信する場合の流れ図である。入出
力装置からのデータ転送要求に対してマイクロプログラ
ムはデータ転送要求信号である８ＢＲＶＩ（Ｊ ＩＮ
信号を“１″にせよという命令（ＳＥＴ ５ＲＶＩＮ
命令）を発行して所定の７リツプフロツプをセットし、
８ＰＲＶＩＣＥ ＩＮ信号を“１″にする（ステップ
１）。この５ＥＲＶＣＥＴＮ信号が“１″になったこと
に対し、チャネルは、送信データがあると要求受付信号
である８ＥＲＶＩＣＢ ＯＵＴ信号を“ｌ”にして応
答し、送信データがない場合には転送中正信号を“ｌ″
にして応答する。マイクロプログラムは、８ＥＲＶＩＣ
Ｅ ＩＮ信号を“ｌ”にセットした後、・８ＥＲＶＩ
ＣＥ ＯＵＴ信号あるいは転送中正信号が“ｌ”にな
るのを監視しくステップ２．３）、転送中正信号が“ｌ
”の場合は終了処理を行うが、５ＥＲＶＩＣＥ ＯＵ
’ｌ”信号が“１”の場合は、データパス−トのデータ
を受信する（ステップ４）。そして、ステップ５）。チ
ャネルは５ＢＲＶＩＣＢ ＩＮ信号が“０”になると
、５ＥＲＶＩＣＥ ＯＵＴ信号を“０”にする。マイ
クロプログラムは５ＥＲＶＩＣＥ ＩＮ信号を“０″
にしだ後、５ＥＲｖＩＣＥＯＵＴ 信号が“０”になる
ノヲ監視シ（ステップ６）、５ＥＲｖＩＣＥＯＵＴ信号
が“０”になると、ここで次のＳＥＴ ５ＲＶＩＮ命
令を発行する。
第２図ｆｄ上ＥＳＥＲＶＩＣＥ ＩＮ信号、！＝ＳＥ
ＲＶＩＣＥ ＯＵＴ信号のタイムチャートである。第
２図中、Ｔ、ａ ハ８ＢＲＶＩＣＥ ＩＮ信号＝１１Ｃ応答しテ８ＥＲ
ＶＩＣＥ Ｏ［ＪＴ’ 信号が１”になるまでの時間
、Ｔｂは５ＢＲＶＩＣＥ ＯＵＴ信号＝１をテストし
て５ＥＲＶＩＣＥ ＩＮ信号を“Ｏ”にするまでの時
間、Ｔ、は５ＥＲＶＩＣＥ ＩＮ信号＝ＯＫ応答Ｌ
テ５ＥＲＶＩＣＢ ＯＵＴ信号が“Ｏｎになるまでの
時間、Ｔｄは５ＢＲＶＩＣＢ ＯＵＴ信号＝０をまで
の時間である。
ＲＶＩＣＥ ＯＵＴ信号のタイムチャートである。第
２図中、Ｔ、ａ ハ８ＢＲＶＩＣＥ ＩＮ信号＝１１Ｃ応答しテ８ＥＲ
ＶＩＣＥ Ｏ［ＪＴ’ 信号が１”になるまでの時間
、Ｔｂは５ＢＲＶＩＣＥ ＯＵＴ信号＝１をテストし
て５ＥＲＶＩＣＥ ＩＮ信号を“Ｏ”にするまでの時
間、Ｔ、は５ＥＲＶＩＣＥ ＩＮ信号＝ＯＫ応答Ｌ
テ５ＥＲＶＩＣＢ ＯＵＴ信号が“Ｏｎになるまでの
時間、Ｔｄは５ＢＲＶＩＣＢ ＯＵＴ信号＝０をまで
の時間である。
ところで、第２図中のＴａ及びＴ。は入出力制御装置と
チャネル間の信号線長等で決まる固定した値であるが、
Ｔｂ及びＴｄのうちの大部分はマイクロプログラム処理
によるロスタイムで′ある。このように、従来のマイク
ロプログラムによってインターフェイス信号の上げ下げ
を行う方式では、マイクロプログラムによるロスタイム
が大きく、高速データ転送ができない欠点があった。
チャネル間の信号線長等で決まる固定した値であるが、
Ｔｂ及びＴｄのうちの大部分はマイクロプログラム処理
によるロスタイムで′ある。このように、従来のマイク
ロプログラムによってインターフェイス信号の上げ下げ
を行う方式では、マイクロプログラムによるロスタイム
が大きく、高速データ転送ができない欠点があった。
本発明の目的は、マイクロプログラム制御によるデータ
転送制御という基本的な考えを変えることなく、またハ
ードウェアをあまり増加させることなく、高速データ転
送を行う入出力制御装置を提供することにある。
転送制御という基本的な考えを変えることなく、またハ
ードウェアをあまり増加させることなく、高速データ転
送を行う入出力制御装置を提供することにある。
しかして、本発明は、データ転送を高速化する差めには
、インターフェイス信号の上り下りを待つポーリング時
間の無駄（サンプリングロス）を少なくすればよいこと
に着目し、この部分の制御を、シーケンシャルチェック
しかできないマイクロプログラム制御をやめ、ハードウ
ェアの分担としたことを特徴とするものである。
、インターフェイス信号の上り下りを待つポーリング時
間の無駄（サンプリングロス）を少なくすればよいこと
に着目し、この部分の制御を、シーケンシャルチェック
しかできないマイクロプログラム制御をやめ、ハードウ
ェアの分担としたことを特徴とするものである。
以下、本発明の一実施例につき図面を用いて詳細に説明
する。
する。
第３図は本発明の一実施例のハードウェア構成であり、
第４図はチャネルからデータを受信する場合のマイクロ
グログラムの処理フローである。
第４図はチャネルからデータを受信する場合のマイクロ
グログラムの処理フローである。
データ転送開始時、マイクログログラムがデータ転送要
求信号である５ＢＲＶＩＣＢ ＩＮ信号をｌ”にせよ
というＳＥＴ ５ＲＶＩＮ命令を発行することにより
（ステップ４０）、セット信号線（ＲＥＱＳＲＶ １．
Ｎ線）１１に、！ニッチ、クリップフロッグ（ＲＥＱ
ＳＲＶＩ Ｎフリップフロッグ）１２がセットされる。
求信号である５ＢＲＶＩＣＢ ＩＮ信号をｌ”にせよ
というＳＥＴ ５ＲＶＩＮ命令を発行することにより
（ステップ４０）、セット信号線（ＲＥＱＳＲＶ １．
Ｎ線）１１に、！ニッチ、クリップフロッグ（ＲＥＱ
ＳＲＶＩ Ｎフリップフロッグ）１２がセットされる。
フリップフロップ１２のセット出力はアンドゲート１３
で信号線２７とアンド条件がとられ、フリップフロップ
（５ＲＶＩＮフリツプフロツグ）１４がセットされる。
で信号線２７とアンド条件がとられ、フリップフロップ
（５ＲＶＩＮフリツプフロツグ）１４がセットされる。
信号線２７はチャネルからの要求受付信号であるＳＦ】
ＲＶＩＣＥ ＯＵＴ信号が“ｌ”のとき“０”になり
、それ以外ではｌ”をとる。フリップフロップ１４がセ
ットされたことにより、駆動回路１５が動作し、５ＥＲ
ＶＩＣＢ ＩＮ信号線ｎを“１″にして、チャネルに
データ転送を要求する。同時に、フリップフロップ１４
がセットされたことにより、フリップフロッグ１２は信
号線ｎ１オアゲー１６を通してリセットされる。
ＲＶＩＣＥ ＯＵＴ信号が“ｌ”のとき“０”になり
、それ以外ではｌ”をとる。フリップフロップ１４がセ
ットされたことにより、駆動回路１５が動作し、５ＥＲ
ＶＩＣＢ ＩＮ信号線ｎを“１″にして、チャネルに
データ転送を要求する。同時に、フリップフロップ１４
がセットされたことにより、フリップフロッグ１２は信
号線ｎ１オアゲー１６を通してリセットされる。
チャネルがデータ転送要求を受付けると、５ＥＲＶＩＣ
Ｂ ＯＵＴ信号＃Ｊ２４が“ｌ”になり、受信回路１
８を通してアンドゲート加でフリップフロップ１４のセ
ット信号とアンド条件がとられ、フリップフロップ（５
ＲＶＡＣＰＴフリツプフロツプ）２１をセットする。マ
イクロプログラムはＳＥＴ ８ＲＶＩＮ命令を発行し
た後、フリップフロップ２１のセット出力線あにより５
ＥＲＶＩＣＢ ＯＵＴ信号が“°ｌ”になるかどうか
をテストしており（ステップ４１）、信号線加が“ｌ“
になると、データバス上のデータを受信する（ステップ
４３）。そして、データを受信すると、クリップフロッ
グ２１をリセットする命令（ＲＥＳＴ ５ＲＶＡＣＰ
Ｔ命令）を発行し、信号線部によってクリップフロッグ
２１をリセットする（ステップ４４）。その後、マイク
ロプログラムは次のデータ要求のため、ＳＥＴ ５Ｒ
ＶＩＮ命令を直ちに発行してフリップフロップ１２をセ
ットする。
Ｂ ＯＵＴ信号＃Ｊ２４が“ｌ”になり、受信回路１
８を通してアンドゲート加でフリップフロップ１４のセ
ット信号とアンド条件がとられ、フリップフロップ（５
ＲＶＡＣＰＴフリツプフロツプ）２１をセットする。マ
イクロプログラムはＳＥＴ ８ＲＶＩＮ命令を発行し
た後、フリップフロップ２１のセット出力線あにより５
ＥＲＶＩＣＢ ＯＵＴ信号が“°ｌ”になるかどうか
をテストしており（ステップ４１）、信号線加が“ｌ“
になると、データバス上のデータを受信する（ステップ
４３）。そして、データを受信すると、クリップフロッ
グ２１をリセットする命令（ＲＥＳＴ ５ＲＶＡＣＰ
Ｔ命令）を発行し、信号線部によってクリップフロッグ
２１をリセットする（ステップ４４）。その後、マイク
ロプログラムは次のデータ要求のため、ＳＥＴ ５Ｒ
ＶＩＮ命令を直ちに発行してフリップフロップ１２をセ
ットする。
一方、第３図のハードウェアの動作は、５ＥＲＶ■ＣＥ
ＯＵＴ信号信号ボッ１”になったことにより、オア
ゲート１７を通してフリップフロップ１４がリセットさ
れ、これに対応して５ＥＲＶＩＣＥ ＩＮ信号線るが
直ちに“０”となる。即ち、第１図におけるス −テッ
プ５のマイクロプログラム処理を実行する必要がなく、
第２図のＴｂが短縮される。８ＥＲＶＩ（ＪＩＮ信号線
ｎが“０″になると、チャネルｔａ ５ＥＲＶＩＣＢ
ＯＵＴ信号線冴を“０”にする。信号線Ｕが“０”に
なると、インバータ゛１９により信号線ｎが“ｌ”にな
る。この時、次のデータを要求すべくフリップフロッグ
１２がすでにセットされているため、信号線２７が“ｌ
”になると、即ち、５ＥＲＶＩＣＥ ０１ＪＴ信号線
２４が落ちた時点で直ちにアンドゲート１３のアンド条
件がとられ、フリップフロッグ１４がセットして、５Ｅ
ＲｖＩＣＥＩＮ信号線ｎが再び“ｌ”になる。
ＯＵＴ信号信号ボッ１”になったことにより、オア
ゲート１７を通してフリップフロップ１４がリセットさ
れ、これに対応して５ＥＲＶＩＣＥ ＩＮ信号線るが
直ちに“０”となる。即ち、第１図におけるス −テッ
プ５のマイクロプログラム処理を実行する必要がなく、
第２図のＴｂが短縮される。８ＥＲＶＩ（ＪＩＮ信号線
ｎが“０″になると、チャネルｔａ ５ＥＲＶＩＣＢ
ＯＵＴ信号線冴を“０”にする。信号線Ｕが“０”に
なると、インバータ゛１９により信号線ｎが“ｌ”にな
る。この時、次のデータを要求すべくフリップフロッグ
１２がすでにセットされているため、信号線２７が“ｌ
”になると、即ち、５ＥＲＶＩＣＥ ０１ＪＴ信号線
２４が落ちた時点で直ちにアンドゲート１３のアンド条
件がとられ、フリップフロッグ１４がセットして、５Ｅ
ＲｖＩＣＥＩＮ信号線ｎが再び“ｌ”になる。
即ち、第１図におけるステップ６０マイクロプログラム
処理を実行する必要がなく、第２図のＴｄが短縮される
。
処理を実行する必要がなく、第２図のＴｄが短縮される
。
したものである。マイクロプログラムによってフリップ
フロッグ１２がセットされることにより、５ＥＲＶＩＣ
Ｂ ＩＮ信号線ｎが“ｉ”になる。信号線路が“１″
になったことでフリップ７０ツグ１２はリセットされる
。一方、５ＥＲｖＩＣＥＩＮ信号線ｎが“１″になると
、所定時間遅れて５ＥＲＶＩＣＥ ＯＵＴ信号線Ｕが
“ｌ”になり、フリップフロップ２１がセットサレル。
フロッグ１２がセットされることにより、５ＥＲＶＩＣ
Ｂ ＩＮ信号線ｎが“ｉ”になる。信号線路が“１″
になったことでフリップ７０ツグ１２はリセットされる
。一方、５ＥＲｖＩＣＥＩＮ信号線ｎが“１″になると
、所定時間遅れて５ＥＲＶＩＣＥ ＯＵＴ信号線Ｕが
“ｌ”になり、フリップフロップ２１がセットサレル。
又、５ＥＲＶＩＣＥＯＵＴ信号線２４カ“１″になった
ことにより、５ＥＲＶＩＣＥＩＮ信号線乙は“０”にな
る。マイクロプログラムはデータ受信後、フリップ７０
ツグ２１をリセットすると共に、５ＥＲｖＩＣＥ Ｉ
Ｎ信号の送出時にすでにリセットされているフリップフ
ロップ１２を再びセットする。５ＥＲＶＩＣＥ ＩＮ
信号線ｎが“θ″になると、所定時間遅れて５ＥＲＶＩ
ＣＥ ＯＵＴ信号線２４が“０”になり、これによっ
て直ちに５ＥＲＶＩＣＥ ＩＮ信号線ｎが再び“１”
になる。即ち、５ＥＲＶＩＣＥ ＯＵＴ信号を受信後
、５ＢＲＶＩＣＥ ＩＮ信号をリセットするまでの時
間Ｔｂ′、及び８ＥＲＶＩＣＥ ＯＵＴ信号が“０”
になってから次の５ＢＲＶＩＣＥ ＩＮ ７７号をセ
ットするまでの時間Ｔｄ′は、それぞれ第２図のＴｂ、
Ｔｄに比べて極めて短かくできる。
ことにより、５ＥＲＶＩＣＥＩＮ信号線乙は“０”にな
る。マイクロプログラムはデータ受信後、フリップ７０
ツグ２１をリセットすると共に、５ＥＲｖＩＣＥ Ｉ
Ｎ信号の送出時にすでにリセットされているフリップフ
ロップ１２を再びセットする。５ＥＲＶＩＣＥ ＩＮ
信号線ｎが“θ″になると、所定時間遅れて５ＥＲＶＩ
ＣＥ ＯＵＴ信号線２４が“０”になり、これによっ
て直ちに５ＥＲＶＩＣＥ ＩＮ信号線ｎが再び“１”
になる。即ち、５ＥＲＶＩＣＥ ＯＵＴ信号を受信後
、５ＢＲＶＩＣＥ ＩＮ信号をリセットするまでの時
間Ｔｂ′、及び８ＥＲＶＩＣＥ ＯＵＴ信号が“０”
になってから次の５ＢＲＶＩＣＥ ＩＮ ７７号をセ
ットするまでの時間Ｔｄ′は、それぞれ第２図のＴｂ、
Ｔｄに比べて極めて短かくできる。
以上の脱銅から明らかな如く、本発明の入出力制御装置
によれば、インターフェイス信号の実際の上げ下げの制
御を）・−ドウニア匹分担させることとにより、上位装
置との間のデータ転送を高速化することができる。
によれば、インターフェイス信号の実際の上げ下げの制
御を）・−ドウニア匹分担させることとにより、上位装
置との間のデータ転送を高速化することができる。
一第１図は入出力制御装置の従来方法によるデータ転送
のマイクロプログラム流れ図、第２図はその場合のタイ
ミング図、第３図は本発明の一実施例の構成図、第４図
は本発明による場合のマイクロプログラム流れ図、第５
図は第３図の動作タイミング図である。 １１ ・ＲＢＱＳＲＶ ＩＮ −１１！ ット信号線、
１２ ・ＲＥＱ８ＲＶＩＮフリッグフロッグ、１４・・
・５ＥＲＶＩＣＥ ＩＮフリップ７０７ フ、２３．、
．５ＥＲＶＩＣＥ ＩＮ信号線、２４−８ＥＲＶＩＣ
Ｅ ＯＵＴ信号線。 第１図 第３図 第４図 一シ（丁ハ」噌１へ 第５図 １１ｉ ＴＩＬ
のマイクロプログラム流れ図、第２図はその場合のタイ
ミング図、第３図は本発明の一実施例の構成図、第４図
は本発明による場合のマイクロプログラム流れ図、第５
図は第３図の動作タイミング図である。 １１ ・ＲＢＱＳＲＶ ＩＮ −１１！ ット信号線、
１２ ・ＲＥＱ８ＲＶＩＮフリッグフロッグ、１４・・
・５ＥＲＶＩＣＥ ＩＮフリップ７０７ フ、２３．、
．５ＥＲＶＩＣＥ ＩＮ信号線、２４−８ＥＲＶＩＣ
Ｅ ＯＵＴ信号線。 第１図 第３図 第４図 一シ（丁ハ」噌１へ 第５図 １１ｉ ＴＩＬ
Claims (1)
- １、 上位装置へデータ転送要求信号を送り、これに対
して上位装置から要求受付信号で応答を受ける形式でデ
ータ転送を行うマイクロプログラム制御の入出力制御装
置において、マイクロプログラムによりデータ転送要求
信号の送出指令回路がセットされており、この時上位装
置からの要求受付信号がないと、データ転送要求信号を
上位装置へ送出すると共に前記送出指令回路をリセット
するハードウェア手段と、前記データ転送要求信号に対
する上位装置からの要求受付信号を受信した時、その旨
をマイクロプログラムに通知すると共に前記データ転送
要求信号の送出を停止するハードウェア手段を具備して
いることを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19345381A JPS5896328A (ja) | 1981-12-01 | 1981-12-01 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19345381A JPS5896328A (ja) | 1981-12-01 | 1981-12-01 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896328A true JPS5896328A (ja) | 1983-06-08 |
| JPS6112301B2 JPS6112301B2 (ja) | 1986-04-07 |
Family
ID=16308242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19345381A Granted JPS5896328A (ja) | 1981-12-01 | 1981-12-01 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896328A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119654A (ja) * | 1985-11-20 | 1987-05-30 | Fujitsu Ltd | チヤネルビジ−制御方式 |
-
1981
- 1981-12-01 JP JP19345381A patent/JPS5896328A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119654A (ja) * | 1985-11-20 | 1987-05-30 | Fujitsu Ltd | チヤネルビジ−制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6112301B2 (ja) | 1986-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5388216A (en) | Circuit for controlling generation of an acknowledge signal and a busy signal in a centronics compatible parallel interface | |
| CA1145003A (en) | Computer channel access circuit for multiple input-output devices | |
| US4644462A (en) | Input/output interrupt system | |
| US4729090A (en) | DMA system employing plural bus request and grant signals for improving bus data transfer speed | |
| JPH01162967A (ja) | 割込み処理方法及び装置 | |
| US3706974A (en) | Interface multiplexer | |
| JPS6112301B2 (ja) | ||
| JPH02170644A (ja) | マルチメディア通信システムの優先送信方法 | |
| JP2747154B2 (ja) | 入出力処理装置 | |
| JPH04107663A (ja) | 同期式通信システムの制御方式 | |
| JPS61250762A (ja) | デ−タ転送装置 | |
| JPH063924B2 (ja) | ポーリング制御方法 | |
| JPS5953575B2 (ja) | 通信制御方式 | |
| JPH01205363A (ja) | 直接メモリアクセス状態判定回路 | |
| JPS595332A (ja) | 磁気デイスク・サブシステムにおける割込優先方式 | |
| KR20230104625A (ko) | Ap 구동형 링크 복구에 대해 대기 시에 모뎀 안정화를 위한 시스템 및 방법 | |
| JPH0682348B2 (ja) | 入出力制御方式 | |
| JPS59123027A (ja) | 転送要求処理方式 | |
| JPS59161721A (ja) | チヤネル装置 | |
| JPS6324438A (ja) | デ−タ転送制御装置 | |
| JPS62191954A (ja) | 通信制御装置 | |
| JPH0240755A (ja) | データ処理装置 | |
| JPH01214940A (ja) | 割込み制御方法 | |
| JPS59119430A (ja) | 入出力制御装置 | |
| JPH01233544A (ja) | データ転送方式 |