JPS5910073B2 - シリコン・ゲ−トｍｏｓ型半導体装置の製造方法 - Google Patents

シリコン・ゲ−トｍｏｓ型半導体装置の製造方法

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JPS5910073B2
JPS5910073B2 JP47107222A JP10722272A JPS5910073B2 JP S5910073 B2 JPS5910073 B2 JP S5910073B2 JP 47107222 A JP47107222 A JP 47107222A JP 10722272 A JP10722272 A JP 10722272A JP S5910073 B2 JPS5910073 B2 JP S5910073B2
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Description

【発明の詳細な説明】 本発明は半導体を基板とする多層構造体の製造法に関し
、主としてシリコン・ゲートＭＯＳ型半導体装置を対象
とする。
一般にＭＯＳ電界効果トランジスタ （ＭＯＳＦＥＴ）のごとき絶縁ゲートを有する半導体装
置においては、絶縁部であるＳｉＯ２（二酸化シリコン
）膜がきわめて薄いために、ゲートに生じたご〈わずか
な電圧によつてゲート絶縁破壊を生じ易い。
この防止策としてゲートと並列に表面降伏ダイオードを
設け、あるいは直列抵抗を用いる等によつて、ゲート保
護を行つていた。ところでゲートに多結晶シリコンを使
用するＳｉゲートＭＯＳ電界効果トランジスタにおいて
も、従来、前記同様のゲート破壊対策を行つていたが、
これらの方法では十分にゲートが保護されないことが明
らかとなつた。すなわち、ＳｉゲートＭＯＳＦＥＴはＳ
ｉゲートをマスクとしてソース・ドレイン上のＳｉＯ２
膜の選択エッチングを行うが、このＳｉゲートを形成す
る際に、まず、第１図ａに示すように多結晶Ｓｉ層４ａ
に対しフォトエッチングを行ない、つぎにその下のゲー
トＳｉＯ２層３ａをエッチングするために、ゲートＳｉ
Ｏ２層３ａにサイドエッチングを生じ、その結果、上部
の多結晶Ｓｉ層４ａが「ヒサシ」状にゲートＳｉＯ２の
周辺に突出する。このような「ヒサシ」（同図４ｂ）の
下には、後工程のＣＶＤプロセス（気相化学反応法）に
よるＳｉＯ２層８を十分に形成することが難しく、また
汚れもここに集中しやすい。
さらに、ヒサシ４ｂには先端が鋭角であるために、この
部分に電界集中を起し易く、外部からのわずかな衝撃等
によつて折損し易く、これがまた短絡の原因となる。こ
れらの理由から、Ｓｉゲートにヒサシが形成されるとゲ
ート電圧が低くてもその部分に絶縁破壊が起り易いこと
が明らかとなつた。そこで完成した多数のＳｉゲートＭ
ＯＳＦＥＴについて、電圧スクリーニングテストによつ
てゲート耐圧のある規準よりも低いものを振り落す方法
を実施したところ２００ピツトのシフトレジスターの場
合４〜５％の不良があつた。このようなテストは、時間
が多くかかり、授査上の秀留が落ちる上コスト高となる
ので、このようなテストを用いないですむ方法として本
発明が考えられた。すなわち、本発明の目的とするとこ
ろは、（１）ＭＯＳ構造、広くはＭＩＳ構造の半導体装
置において、ゲート破壊率を小さくすること、（２）Ｍ
ＩＳ構造半導体製品の電圧スクリーニング不良率を例え
ば２００ビツトシフトレジスタ一の場合０．１以下にし
て、最終的には電圧スクリーニングテストを行なわなく
ともすむようにすると、（３）ＳｉゲートＭＯＳＦＥＴ
に卦ける多結晶Ｓｉのゲート電極、配線層とアルミニウ
ム配線層間の短絡を防止すること、（４）ＳｉゲートＭ
ＯＳＦＥＴｉｌＣ卦いてＳｉゲートの「ヒサシ」を酸化
する条件を変えることによりＶｔｈ（しきい電圧）を所
望の値に調節することである上記目的を達成するために
、本発明のシリコン・ゲートＭＯＳ型半導体装置の製造
方法によれば、半導体基板上にＭＯＳＦＥＴ用の薄いゲ
ート絶縁膜と、そのゲート絶縁膜より厚い絶縁膜とを形
成し、上記ゲート絶縁膜上に位置するＭＯＳＦＥＴ用ゲ
ート電極部訃よび該ゲート電極部に連続する配線部をシ
リコン層によつて一体形成し、その後、上記シリコン層
を熱酸化することによつて、その表面に酸化膜を形成し
、然る後、上記シリコン層の酸化膜を被覆するように絶
縁膜を外部より被着し、さらに、上記配線部を形成する
シリコン層部を被覆する上記外部より被着せられた絶縁
膜土に、上記シリコン層とは電気的に分離される配線層
を形成することを特徴とする。
以下、本発明を実施例にそつて具体的に説明する第２図
は本発明をＰチャンネルＳｉゲートＭＯＳＦＥＴに適用
した場合の製造工程を示すものであり、以下各工程に従
つて述ぺる。
（ホ）比抵抗５〜８Ω？のｎ型Ｓｉ基板１を用意し、約
１２００℃の酸化雰囲気中で加熱することにより基板表
面に第１熱酸化膜２を１４０００Ａの厚さに形成する。
次に、ソース・ドレイン｝よびゲートの形成される部分
の熱酸化膜２をフオトエツチング技術により除去する。
（ｂ）ふたたび約１２００℃の酸化雰囲気中で酸化を行
い、（ａ）により露出する基板表面に１２５０〜１３０
０Ｘの第２熱酸化膜３を形成する。
この第２熱酸化膜はゲート絶縁膜として使用するが、後
記（ｅ）工程で第３熱酸化を行うことによつてＴｈの低
下することを考慮して補正することができるように通常
の場合よりも２５０〜３００Ａ厚くしてある。しかし、
このように厚くすることは必ずしも必要なことではなく
、Ｖｔｈを適当に低下させたい場合は、酸化膜の厚さ、
雰囲気温度および、または時間を適当に変えればよい。
（ｃ） ＣＶＤ法によりＳｉＨ４（モノシラン）を約６
００℃で熱分解して得られるＳｉを全面に約５０００Ａ
の厚さにデポジシヨンして、多結晶Ｓｉ層４を形成する
。
（ｄ）フオトエツチングにより多結晶Ｓｉ層４および第
２熱酸化膜３を選択的に除去して、ソース・ドレイン領
域を窓開し、次いでアクセプタとして例えばボロンを拡
散することによりＰ型拡散層（８０００Ｘ）のソース領
域５およびドレイン領域６を形成する。
この工程において同時に多結晶Ｓｉ層によるＳｉゲート
電極４ａが形成されるが、第２熱酸化膜３のエツチング
の際のサイドエツ千ングによつてＳｉゲート電極の周縁
部に「ヒサシ」４ｂが形成される。ｅ）約９４０℃の酸
化雰囲気中でＳｉゲート表面の熱酸化（第３熱酸化）を
行う。
ここで、熱酸化膜７は、第１図ｂに示すようにゲート熱
酸化膜３ａ上に｝いてＳｉゲート電極４ａかゲート熱酸
化膜３ａよりも内側になるように、すなわち、ヒサシ４
ａが完全に酸化される程度にまで行う。前記のように９
４０℃という比較的に低い温度で酸化を行うので、この
酸化処理によつてソース領域５やドレイン領域１６の再
拡散を起こすようなことはほとんどなく、ただ、Ｖｔｈ
を少し低下させるだけである。
これは前述したようにゲート酸化膜厚によつて補正され
ている。また、この第３の熱酸化処理により、ソース、
ドレイン表面にも酸化膜７が形成される（ｆ）全面にＣ
ＶＤ法によりＳｉＨ４を約４５０℃で低温酸化させて生
成されたＳｉＯ２をデポジションし、約８０００ＡのＣ
ＶＤ酸化膜８を形成する（ｇ） ＣＶＤ酸化膜８に対し
てフオトエツチングによりソース領域５ドレイン領域６
｝よびゲート（図示されていない）へのコレタクト穴を
形成し、アルミニウムを全面に蒸着し、所定のパターン
配線９をホトエツチングにより形成する。
第６図に上記第２図ａ・・・ｇの製造工程によつて製造
されたＰチヤンネルＳｉゲートＭＯＳＦＥＴの平面図を
示す。同図のＡ−八間断面が上記第２図ｇに該当する。
又、上記第６図Ｂ−Ｂ′間の断面を第７図に示す。上記
したごとき本発明の構成によれば、下記のようにその目
的を達成でき、かつ、その効果を生じる。
（１）工程（ｅ）で多結晶Ｓｉ層のヒサシ４ｄを完全に
酸化してしまうことにより、ヒサシの下にＣＶＤ法によ
る酸化膜８のＳｉＯ２が不完全な状態で生成される場合
でも、また、その部分に汚れが集中する場合においても
、ヒサシに直接にゲート電圧が加わることがないので、
ゲート部が絶縁破壊の原因にならない。
さらに、ゲート部の「ヒサシ」先端が鋭角でなくなるこ
とによつて、電界集中が起り難くし、また何らかの外力
で「ヒサシ」部分が折損しても酸化膜があるために、絶
縁破壊は起りにくい。（２）前記（１）の理由によつて
ゲート破壊が減少することで、電圧スクリーニング工程
にあ・ける不良率が０．１％以下になるので、電圧スク
リーニング工程を実施する必要性がなくなり、この工程
を省略することができる〜 （３）ゲート電極の多結晶Ｓｉ層の周辺は組織のち密な
熱酸化膜により包囲された状態となるので従来のように
多結晶Ｓｉの周囲にＣＶＤ法による比較的多孔性のＳｉ
Ｏ２のみが存在する構造に比して多結晶Ｓｉ配線、つま
りゲートに連続するＳｉ配線とＣＶＤ酸化膜８を介して
その上に形成されたＡＩ配線との間の短絡の発生を著し
く減少させることになる。
（４）第３図ないし第５図に示されているように、ゲー
ト電極の多結晶Ｓｉ層のヒサシ部の表面酸化の深さが大
きくなるに従つて、そのＴｈは低下することがあきらか
である これらの〜 Ｔｈの変化は酸化時間、ゲート酸化膜、特に２次酸化膜
の厚さ、雰囲気の状態ないし酸化温度によつて異なつて
くる。
それらを適当に組み合わせてコントロールすることによ
り、Ｖｔｈを所望とする値に制御することができる。前
記第３図ないし第５図の曲線により知られるように、酸
化膜の厚さ、または酸化時間適切な値とすることにより
所望の特性をもつデプレーシヨンモードのＰチヤンネル
ＭＯＳを製造することが可能である。本発明は、前記し
た実施例の他に下記のような実施態様を有する。
（１）ゲート電極として酸化させることによつて絶縁物
となる他の物質、例えばモリブデン、タングステンを使
用する。
（２）ゲート絶縁部にＳｉＯ２以外にＳｉ３Ｎ４または
ＳｉＯ２とＳｉ３Ｎ４の積層物などの多層被膜を使用す
る。
（３） ＭＯＳ構造として、ＭＯＳＦＥＴ以外にＭＯＳ
に適用する。
本発明は、絶縁ゲートを有する半導体装置であつて、導
体部をマスクとして絶縁部をエツチングする工程、すな
わちセルフ・アライメント構造を得るＭＯＳ構造体のす
べての場合、例えば、ＳｉゲートＭＯＳＦＥＴ．Ａｌゲ
ートＭＯＳＦＥＴ、訃よびこれらを構成素子とするＭＯ
ＳＩＣに適用される〜
【図面の簡単な説明】
第１図は本発明の原理的構成を説明するためのＭＯＳ構
造要部を示し、このうちａは従来法により製造された場
合、ｂは本発明方法により製造された場合の縦断面図で
ある。 第２図は本発明の一実施例の工程断面図である。第３図
ないし第５図は本発明の効果を説明するための曲線図で
あつて、このうち第３図はＶｔｈ一酸化時間、第４図は
Ｖｔｈ一酸化膜厚曲線図、第５図はＶｔｈ低下量一酸化
時間曲線図、第６図は上記第２図に示された工程によつ
て製造されたＳｉゲートＭＯＳＦＥＴの断面図、第７図
は上記第６図をＢ−Ｂ′間で切断したところを示す断面
図をそれぞれ示す。 １・・・ Ｓｉ基板、２・・・第１熱酸化膜、３・・・
第２熱酸化膜、３ａ・・・ゲート絶縁膜、４・・・多結
晶Ｓｉ層、４ａ・・・ゲート電極、４ｂ・・化サシ部分
、５・・・ソース、６・・・ドレイン、Ｔ・・・第３熱
酸化膜、８・・・ＣＶＤ酸化膜、９・・・Ａｌ電極、１
０・・・ Ａｌｌ配線。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板上にＭＯＳＦＥＴ用の薄いゲート絶縁膜
    と、そのゲート絶縁膜より厚い絶縁膜とを形成し、上記
    ゲート絶縁膜上に位置するＭＯＳＦＥＴ用ゲート電極部
    および該ゲート電極部に連続する配線部をシリコン層に
    よつて一体形成し、その後、上記シリコン層を熱酸化す
    ることによつて、その表面に酸化膜を形成し、然る後、
    上記シリコン層の酸化膜を被覆するように絶縁膜を外部
    より被着し、さらに、上記配線部を形成するシリコン層
    部を被覆する上記外部より被着せられた絶縁膜上に、上
    記シリコン層とは電気的に分離される配線層を形成する
    ことを特徴とするシリコン・ゲートＭＯＳ型半導体装置
    の製造方法。
JP47107222A 1972-10-27 1972-10-27 シリコン・ゲ−トｍｏｓ型半導体装置の製造方法 Expired JPS5910073B2 (ja)

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DE19732352331 DE2352331A1 (de) 1972-10-27 1973-10-18 Verfahren zur herstellung einer mehrschichtigen struktur
GB4869573A GB1428713A (en) 1972-10-27 1973-10-18 Method of manufactruing a semiconductor device
IT30438/73A IT998866B (it) 1972-10-27 1973-10-23 Procedimento per produrre struttu re a piu strati metallo isolatore semiconduttore
NLAANVRAGE7314576,A NL179434C (nl) 1972-10-27 1973-10-23 Werkwijze voor het vervaardigen van een halfgeleiderinrichting, omvattende een halfgeleiderlichaam met een door een dunne isolerende laag van het halfgeleiderlichaam gescheiden geleidende stuurelektrode.
CA184,345A CA1032659A (en) 1972-10-27 1973-10-26 Method of producing multi-layer structures
US410445A US3906620A (en) 1972-10-27 1973-10-29 Method of producing multi-layer structure
HK301/79A HK30179A (en) 1972-10-27 1979-05-10 Method of manufacturing a semiconductor device
MY36/79A MY7900036A (en) 1972-10-27 1979-12-30 Method of manufacturing a semiconductor device

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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2554450A1 (de) * 1975-12-03 1977-06-16 Siemens Ag Verfahren zur herstellung einer integrierten schaltung
JPS5293278A (en) * 1976-01-30 1977-08-05 Matsushita Electronics Corp Manufacture for mos type semiconductor intergrated circuit
DE2858815C2 (de) * 1977-01-26 1996-01-18 Sgs Thomson Microelectronics Verfahren zur Ausbildung eines Feldeffekttransistors in einer Halbleitervorrichtung
US4553314B1 (en) * 1977-01-26 2000-04-18 Sgs Thomson Microelectronics Method for making a semiconductor device
IT1089299B (it) * 1977-01-26 1985-06-18 Mostek Corp Procedimento per fabbricare un dispositivo semiconduttore
US4259779A (en) * 1977-08-24 1981-04-07 Rca Corporation Method of making radiation resistant MOS transistor
US4240196A (en) * 1978-12-29 1980-12-23 Bell Telephone Laboratories, Incorporated Fabrication of two-level polysilicon devices
DE2902665A1 (de) * 1979-01-24 1980-08-07 Siemens Ag Verfahren zum herstellen von integrierten mos-schaltungen in silizium-gate- technologie
US4287661A (en) * 1980-03-26 1981-09-08 International Business Machines Corporation Method for making an improved polysilicon conductor structure utilizing reactive-ion etching and thermal oxidation
US4667395A (en) * 1985-03-29 1987-05-26 International Business Machines Corporation Method for passivating an undercut in semiconductor device preparation
JPH01235254A (ja) * 1988-03-15 1989-09-20 Nec Corp 半導体装置及びその製造方法
US5550069A (en) * 1990-06-23 1996-08-27 El Mos Electronik In Mos Technologie Gmbh Method for producing a PMOS transistor
US6780718B2 (en) * 1993-11-30 2004-08-24 Stmicroelectronics, Inc. Transistor structure and method for making same
KR970003837B1 (en) * 1993-12-16 1997-03-22 Lg Semicon Co Ltd Fabrication of mosfet
JP2001291861A (ja) * 2000-04-05 2001-10-19 Nec Corp Ｍｏｓトランジスタ、トランジスタ製造方法
US8435873B2 (en) 2006-06-08 2013-05-07 Texas Instruments Incorporated Unguarded Schottky barrier diodes with dielectric underetch at silicide interface
KR101163224B1 (ko) * 2011-02-15 2012-07-06 에스케이하이닉스 주식회사 듀얼 폴리게이트 형성방법 및 이를 이용한 반도체소자의 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB967002A (en) * 1961-05-05 1964-08-19 Standard Telephones Cables Ltd Improvements in or relating to semiconductor devices
NL131898C (ja) * 1965-03-26
NL6617141A (ja) * 1966-02-11 1967-08-14 Siemens Ag
US3764865A (en) * 1970-03-17 1973-10-09 Rca Corp Semiconductor devices having closely spaced contacts
US3798752A (en) * 1971-03-11 1974-03-26 Nippon Electric Co Method of producing a silicon gate insulated-gate field effect transistor
CA910506A (en) * 1971-06-25 1972-09-19 Bell Canada-Northern Electric Research Limited Modification of channel regions in insulated gate field effect transistors
US3775191A (en) * 1971-06-28 1973-11-27 Bell Canada Northern Electric Modification of channel regions in insulated gate field effect transistors
JPS5340762B2 (ja) * 1974-07-22 1978-10-28

Also Published As

Publication number Publication date
CA1032659A (en) 1978-06-06
NL179434C (nl) 1986-09-01
IT998866B (it) 1976-02-20
FR2204892A1 (ja) 1974-05-24
MY7900036A (en) 1979-12-31
JPS4966074A (ja) 1974-06-26
FR2204892B1 (ja) 1976-10-01
NL7314576A (ja) 1974-05-01
DE2352331A1 (de) 1974-05-16
NL179434B (nl) 1986-04-01
US3906620A (en) 1975-09-23
GB1428713A (en) 1976-03-17
HK30179A (en) 1979-05-18

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