JPS59100971A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 本発明は２次元性を有するデータ（画像データ等）を処
理及び／又は蓄積することを主な目的とするデータ処理
システム内の２次元アドレッシングメモリ装置に係り、
メモリアクセスに拡張モーｌζを付加することにより、
ワードを構成するビット数単位毎に拡張が可能なメモリ
装置に関する。

（ｂ）従来技術と問題点 従来、２次元性を有する画像データ等のデータを処理及
び／又は蓄積することを主目的とするデータ処理システ
ムに於ては、一般的１に１次元アドレッシングメモリに
よりデータの処理／Ｍ積が行なわれて来たが、１次元ア
トレッシングメモリでは非電に処理効率が悪いため、２
次元又は３次児アドレッシングメモリが考案され通用さ
れている。

しかし従来の１次元、２次元、３次元メモリに於ては、
ワード方向への拡張が生じた場合、即ちワーｉ−構成ヒ
ノｌ−数の増加が生じた場合、プログラムによる複数ハ
イＩ・指定、アドレス計算による任Ｍ、ｆｒＲ域境界ア
ドレス指定でのメモリアクセス等により行っている。

第１図は１次元アドレッシングメモリの模型図を示ず。

ｎビットで１ワー１−を構成するとすれば。

■ワード同志の浮動小数点演算結果、フーリエ変換結果
、カラー画像等を格納する場合は、ワー１−を構成する
ヒソｌ−数を越え、ｎ＋ｒｎピッ（−となる事がある。

この場合例えば０＠地のｎビットのめでは不足し１番地
にｍピット分格納するか、又はメモリアクセスを早くす
る為別領域のＮに格納する。第２図は２次元アドレシン
グメモリの模型図を示す。この場合はＡ領域のＸ、　Ｙ
軸方向のアドレス１７例えば夫々０番地、即ち０．０番
地にｎビ・７１−を１，０番地にｍビットを格納するか
、別領域であるＢ領域のＯ２θ番地に格納する。前者の
場合は前記の如くプログラムによる複数ハイドｔＶ定を
行い、後者の場合はアドレス計算による任意領域境界ア
ドレス指定でのメモリアクセスを行う必要があり、中央
処理装置の介入を必要とし且つメモリアクセスの効率を
低下させる欠点がある。

（ｃ）発明の目的 本発明の目的は上記欠点を除くため、ワード構成ビット
数が固定の２次元アドレッシングメモリにｌワード同志
の浮動小数点演算結果、フーリエ変換結果、カラー画像
等を格納する場合に生ずるワード構成ビット数を越えた
ビット数を、予め拡張モート指定を行いメモリ装置のア
ドレス生成部により生成される拡張アドレスにより指定
される領域に格納可能とするものである。

（ｄ）発明の構成 本発明の構成は２次元性を有するデータを処理及び／又
は蓄積することを主な目的とするデータ処理システムの
ワードを構成するピント数の固定した２次元アドレッシ
ングメモリ装置に於て、ワード構成の拡張モード及び該
拡張モードの制御機能を設け、該２次元アドレッシング
メモリ装置をワード方向にワードを構成するピント数単
位毎に拡張使用可能とするものである。

（ｅ）発明の実施例 本発明は２次元アドレッシングメモリのワード構成ビッ
ト数が固定であり、データのソー１゛長が該メモリのワ
ード構成ビット数より多い場合には。

予めアドレスの拡張モードを指定し、アドレス生成を行
うことにより、データの残りビットを他のメモリ領域に
格納可能としたものである。

第３図は本発明の一実施例を示す回路のブロック図であ
る。端子りより中央処理装置からの起動信号、拡張モー
ド指定信号を含む読出し／Ｗ込み等の動作指定情報が入
りメモリアクセス／シーケンス制御部１１に入る。端子
Ｅより中央処理装置からアクセス方向指定情報が入りレ
ジスタ１０に一旦記憶された後、メモリアクセス／シー
ケンス制御部１工に入る。端子Ｆよりは中央処理装置か
ら先頭アドレスと拡張アドレスが入り、レジスタ１５に
先頭アドレスが、レジスタ１６に拡張アドレスが夫々−
頁記憶される。レジスタ１５に入った先頭アドレスはメ
モリアクセスアドレス計算用の演算器１７と２次元アド
レスであるＸ軸、Ｙ軸方向のｘ、ｙ終了アドレス計算用
の演算器３１とに入り、レジスタ１６に入った拡張アド
レスはＺアドレス制御部２１に入る。該拡張アドレスは
拡張モードが有効な時以外は総て１０”である。端子Ｇ
より中央処理装置からアクセスブロック長（レングス）
が入り、アンプダウン機能を有するレジスタ３０に一旦
記憶された後演算器３１に入り。

ｘ、ｙ終了アドレスが演算されレジスタ３２に格納され
る。又レジスタ３０を出たアクセスブロック長はメモリ
アクセス終了検出割込み信号用のフリップフロップ３３
に入り、ブロックレングスが零となると割込み信号を論
理回路３４を経てメモリアクセス／シーケンス制御部１
１へ送出する。

メモリアクセス／シーケンス制御部１１はアドレスと動
作指定信号をメモリアレイアドレスレジスタ／デコーダ
部Ｉ９及びメモリアクセスタイミング発生部２０に与え
、メモリアレイ２６に制御情報を供給する。タイミング
発生部２ｏを出たタイミングは読出しデータ制御部２９
に送出され、読出しデータレジスタ２７とハスのゲート
２８を制御し、メモリアレイ２６より読出され、論理回
路３７を経てレジスタ２７に入ったデータを端子Ｊより
要求元へ送出する。文書込みデータ制御部２４にも送出
されメモリアレイ書込み情報レジスタ２５に入り、端子
）■より論理回路３５を経て入ったデータをメモリアレ
イ２６に書込み、データの更新制御を行う。この時の読
出し／書込みアドレスはメモリアレイアドレス／デコー
ダ部１９より与えられる。

メモリアクセス／シーケンス制御部１１は拡張モードの
指定がなされていなければレジスタ制御部１２を制御し
、メモリアクセスアドレスカウンタ初期値設定用の初期
値設定部１３を駆動してアクセスブロック内のアドレス
を示すレジスタ１４を設定する。該レジスタ１４はアッ
プダウンカウント機能を有する。演算器１７はレジスタ
１４の値とレジスタ１５の値よりメモリアレイ２６のデ
ータをアクセスするＸ、Ｙ軸のアドレスを計算しレジス
タ１８の一部に格納する。メモリアクセス終了検出用の
比較器２２はレジスタ１８とレジスタ３２のアドレスを
比較し、一致すれば論理回路３６を経てメモリアクセス
終了検出割込み信号用のフリップフロップ２３をセント
する。フリップフロップ２３の信号は論理回路３４を経
てメモリアクセス／シーケンス制御部１１へ送出される
。

メモリアクセス／シーケンス制御部１１はアクセスが一
回終了するたびにアクセス終了検出をチェックし、該終
了信号により端子Ｃより中央処理装置等の要求元に対し
終了報告を行い、アクセス動作を終了する。

第４図はメモリアレイ２６上のアクセスブロックのアド
レス指定を説明する図である。Ｘ軸方向の先頭アドレス
をＸｓ、ブロック長をＬｘとすれば最後のアドレスＸｅ
はＸＳ＋ＬＸである。Ｙ軸方向の先頭アドレスをＹｓ、
ブロック長をＬｙとすれば最終アドレスＹｅはＹｓ＋Ｌ
ｙとなる。ブロックの先頭アドレスＸｓ、　　Ｙｓは相
対的にはＯ番地とみなせるため、Ｘ軸、Ｙ軸方向にブロ
ック長だけアクセスを繰り返せば該アクセスは完了とな
る。

メモリアクセス／シーケンス制御部１１は拡張モードの
指定がなされている場合、Ｚアドレス制御部２１を駆動
して、上記アクセスが一回終了すると、レジスタ１６に
格納されている拡張アドレス（データのワード構成がメ
モリのワード構成ビット数の何倍になるかを意味してお
り、拡張モードでない場合は２次元アドレスとして扱わ
れる）の値と、レジスタ１８の一部アンプダウンカウン
トａ能を持つＺアドレスレジスタカウンタの値とを比較
し１等しくなければ該Ｚアドレスレジスタカウンタを＋
１して等しくなる迄同一動作を行う。

■データワードが終了した時点でメモリアクセス／シー
ケンス制御部１１はレジスタ制御部１２を制御してアク
セスアドレスの更新を行う。従ってメモリアレイアドレ
スレジスタ／デコーダ部１９はメモリアレイ２６上で前
記第１図、第２図で説明した如くｍビット分のデータを
拡張アドレスで指定された領域に格納する。上記動作を
繰り返し前記同様アクセス終了検出をヂエソクし、終了
信号によりアクセス動作を終了する。

拡張アｌ’レスで指定されるメモリ領域が別バンク（制
御回路及びメモリアレイが別）であればアクセス競合を
避けられるため、高速のアクセスが可能である。

第５図は本発明の他の実施例を示す回路のブロック図で
ある。本実施例ではマイクロプロセッサ等の処理装置と
書換え可能な制御メモリを用い。

マイクロプログラム（ファームウェア化）により経済的
で構成の変更等に柔軟性をもたせたものである。メモリ
装置制御用の処理装置４０は制御用のマイクロプログラ
ムを格納している制御メモリ４１よりプログラムを読出
しインクフェース制御部４６を制御し、端子により入る
先頭アドレス。

動作指定情報、拡張アドレス、アクセス方向指定情報、
アクセスブロック長、拡張モードを取り込む。アドレス
レジスタ４２にメモリアレイ５０をアクセスする先頭ア
ドレスと拡張アドレスとを格納し、拡張モードが指定さ
れている場合と、指定されていない場合とに応じて、夫
々アドレス生成／デコーダ４７に先頭アドレスのみか又
は拡張アドレスも含んだアドレスを送出してアドレスを
デコードしメモリアレイ５０をアクセスする。この時の
タイミングはアクセス制御レジスタ４３に格納されたア
クセス情報により制御されるタイミング発生部４８より
与えられる。メモリアレイ５０のアクセス情報Ｇよアド
レス生成／デコーダ４７よリメモリスティタスレジスタ
４４に送られ、アクセス制御レジスタ４３を制御する。

転送制御レジスタ４５は端子Ｈより入るデータを書込み
レジスタ４９に格納しメモリアレイ５０に書込ませる。

又続出し時にはレジスタ５１．ゲート５２を制御してメ
モリアレイ５０より読出されたデータを端子Ｊより送出
する。

（ｆ）発明の詳細 な説明した如く本発明は２次元性を有するデータを処理
及び／又は蓄積することを主な目的とするデータ処理シ
ステムのワード−を構成するビット数の固定した２次元
アトレッシングメモリ装置に於て、１ワード同志の浮動
小数点演算結果、フーリエ変換結果、カラー画像等を格
納する場合に生ずるワード構成ビット数を越えたピノ１
〜数を。

予め拡張モート指定を行いメモリ装置のアドレス生成部
により生成される拡張アドレスにより指定される領域に
格納可能とする為、中央処理装置の介入を不要とし且つ
メモリアクセスの効率の低下を防止し得るので、その効
果は大なるものがある。

【図面の簡単な説明】

第１図は１次元アドレッシングメモリの模型図。 第２図は２次元アドレシングメモリの模型図、第３図は
本発明の一実施例を示す回路のブロック図。 第４図はメモリアレイ２６上のアクセスブロックのアド
レス指定を説明する図、第５図は本発明の他の実施例を
示す回路のブロック図である。 １０．１４．１５．１６．１＆、２５．２７゜３０．３
２はレジスタ、１１はメモリアクセス／シーケンス制御
部、１２はレジスタ制御部、１３ば初期設定部、１７．
３１は演算部、１９メモリアレイアｌ−レス／デコーダ
部、２０はタイミング発生部、２２は比較器、２６はメ
モリアレイ、４０ば処理装置、４１は制御メモリ、４２
，４３゜４４．４５，４９．５１はレジスタ、４７はア
ドレス生成／デコーダ、４８はタイミング発生部。 ５０はメモリアレイである。

Claims (1)

【特許請求の範囲】
1. ２次元性を有するデータを処理及び／又は蓄積すること
   を主な目的とするデータ処理システムのワー「を構成す
   るピッ１−数の固定した２次元アミ・レッシングメモリ
   装置に於て、ワード構成の拡張モード及び該拡張モー１
   ′の制御機能を設け、該２次元アドレッシングメモリ装
   置をワード方向にワードを構成するピッ；−数小位毎に
   拡張使用可ｆｉヒとした事を特徴とするメモリ装置。