JPS5910165A - ゲートターンオフサイリスタのスイッチング回路 - Google Patents
ゲートターンオフサイリスタのスイッチング回路Info
- Publication number
- JPS5910165A JPS5910165A JP11937082A JP11937082A JPS5910165A JP S5910165 A JPS5910165 A JP S5910165A JP 11937082 A JP11937082 A JP 11937082A JP 11937082 A JP11937082 A JP 11937082A JP S5910165 A JPS5910165 A JP S5910165A
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- Japan
- Prior art keywords
- circuit
- gto
- thyristor
- turn
- gate turn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はゲートターンオフサイリスタ（ＧＴＯ）のタ
ーンオフ時に発生する急峻なサージ電圧を防止するため
に、ＧＴＯに挿入するスナツパ回路の改良に関するもの
である。
ーンオフ時に発生する急峻なサージ電圧を防止するため
に、ＧＴＯに挿入するスナツパ回路の改良に関するもの
である。
第１図は従来のスナツパ回路の一例を示す回路並列接続
体との直列回路から構成式れている。なお、（５）ｒＪ
、 ＧＴＯ（１）のゲート制御回路である。
体との直列回路から構成式れている。なお、（５）ｒＪ
、 ＧＴＯ（１）のゲート制御回路である。
第２図（ａ）〜（ｃ）はこの従来回路の動作を説明する
だめの各電圧電流波形図である。第１図において、Ｇ
Ｔ Ｏ（１）はオンオフを繰返して重力制御を行なうも
のであるが、スナツパ回路の動作説明の上で必要なター
ンオフ時作についてのみ説明する。ゲート制御回路（５
）がターンオフ信号を発生ずると、ＧＴＯ（１）のゲー
ト電流１ｇは第２図（ｃ）に示すようにゲ−ト逆電流と
なって流れる。このゲート逆電流によってＧＴＯ（１）
がターンオフを開始すると、ＧＴＯ（１）の主電流ｉは
第２図（ａ）に示すように減衰する。そしてＧ Ｔ Ｏ
（１）の主電流１が減衰を開始した時点がらＧ Ｔ Ｏ
（１）の両端にはオフ電圧Ｖが印加式れけじめ、第２図
（ｂ）に示すような電圧Ｖが印加きれる。
だめの各電圧電流波形図である。第１図において、Ｇ
Ｔ Ｏ（１）はオンオフを繰返して重力制御を行なうも
のであるが、スナツパ回路の動作説明の上で必要なター
ンオフ時作についてのみ説明する。ゲート制御回路（５
）がターンオフ信号を発生ずると、ＧＴＯ（１）のゲー
ト電流１ｇは第２図（ｃ）に示すようにゲ−ト逆電流と
なって流れる。このゲート逆電流によってＧＴＯ（１）
がターンオフを開始すると、ＧＴＯ（１）の主電流ｉは
第２図（ａ）に示すように減衰する。そしてＧ Ｔ Ｏ
（１）の主電流１が減衰を開始した時点がらＧ Ｔ Ｏ
（１）の両端にはオフ電圧Ｖが印加式れけじめ、第２図
（ｂ）に示すような電圧Ｖが印加きれる。
このときＣ，Ｔ Ｏ（］）の圧電′５＆ｌの減衰が極め
て早いので、ＧＴＯ（１）のオフ電圧Ｖは第２図ｆｂ）
に示すようにステップ状の電圧波形となる。そして、こ
のステップ状の電圧値ｖ８は、スナツバ回路の浮遊イン
ダクタンス（６）の値をＬ１主電流１の減衰率をｄｉ４
とすると Ｖ８＝ Ｌ（ｄｉ／ｄｔ） として表わすことができる。
て早いので、ＧＴＯ（１）のオフ電圧Ｖは第２図ｆｂ）
に示すようにステップ状の電圧波形となる。そして、こ
のステップ状の電圧値ｖ８は、スナツバ回路の浮遊イン
ダクタンス（６）の値をＬ１主電流１の減衰率をｄｉ４
とすると Ｖ８＝ Ｌ（ｄｉ／ｄｔ） として表わすことができる。
このステップ電圧値ｖ８はＧ Ｔ ｖ （ｔ）の遮断能
力に大きく関係しており、この電圧値ｖ８が当該素子固
有の所定値（通常３００〜６００ｖ程度）に達すると、
ターンオフ失敗し破絨に到ることが多い。従って、この
電圧値ｖ８をできるたけ抑制するようなスナツパ回路が
必要とされていた。
力に大きく関係しており、この電圧値ｖ８が当該素子固
有の所定値（通常３００〜６００ｖ程度）に達すると、
ターンオフ失敗し破絨に到ることが多い。従って、この
電圧値ｖ８をできるたけ抑制するようなスナツパ回路が
必要とされていた。
ところが前述のように、Ｖ８の値はスナツパ回路の配線
浮遊インダクタンスＬと」、電流１の減衰率ｄｉ／ｄｔ
との積できまυ、このときのｄｉ／ｄｔの値がＧ Ｔ
Ｏ（１）の特性によって決まる極めて大きな値（１００
〜１００ＯＡ／μ日）となるので、■８の値を小はい値
鈍抑制することＩ′ｉ極めて困難であった。例えば、イ
ンダクタンス（６）の値Ｌ ヲ０．５μＨ（スナツパ回
路の配線長を３０ ａｍ程度にした場合）としてもｄｉ
／ｄｔの値が１０００ Ａ／Ｉｔ ｓではｖ８−０．５
×１０００−５００（ボルト）のステップ状電圧が発生
することになり、Ｇ Ｔ Ｏ（１）の破壊の危険があっ
た。
浮遊インダクタンスＬと」、電流１の減衰率ｄｉ／ｄｔ
との積できまυ、このときのｄｉ／ｄｔの値がＧ Ｔ
Ｏ（１）の特性によって決まる極めて大きな値（１００
〜１００ＯＡ／μ日）となるので、■８の値を小はい値
鈍抑制することＩ′ｉ極めて困難であった。例えば、イ
ンダクタンス（６）の値Ｌ ヲ０．５μＨ（スナツパ回
路の配線長を３０ ａｍ程度にした場合）としてもｄｉ
／ｄｔの値が１０００ Ａ／Ｉｔ ｓではｖ８−０．５
×１０００−５００（ボルト）のステップ状電圧が発生
することになり、Ｇ Ｔ Ｏ（１）の破壊の危険があっ
た。
この発明は以上のような点に鑑みてなされたもので、Ｇ
１’Ｏのターンオフ時にスナツパ回路へ流入する電流を
、スナツパ回路に補助素子を挿入することによって、緩
やかにしてステップ状電圧の発生を抑制し、ターンオフ
時にＧＴＯの破壊を生じないスナツパ回路を提供するこ
とを目的とし又いる。
１’Ｏのターンオフ時にスナツパ回路へ流入する電流を
、スナツパ回路に補助素子を挿入することによって、緩
やかにしてステップ状電圧の発生を抑制し、ターンオフ
時にＧＴＯの破壊を生じないスナツパ回路を提供するこ
とを目的とし又いる。
第３図はこの発明の第１の実施例を示す回路図で、以下
従来例および前出の実施例と同等部分は同一符号で示し
、その説明の重複は避ける。この第１の実施例では従来
回路でダイオード（３）を用いていた部分にサイリスタ
（７）を用い、ゲート制御回路（５ａ）のＧ Ｔ Ｏ（
１）のターンオフ信号と同期（またけ位相は異なってい
てもよい）した信号でターンオン烙せてステップ状電圧
の発生を抑制するようにしたものである。
従来例および前出の実施例と同等部分は同一符号で示し
、その説明の重複は避ける。この第１の実施例では従来
回路でダイオード（３）を用いていた部分にサイリスタ
（７）を用い、ゲート制御回路（５ａ）のＧ Ｔ Ｏ（
１）のターンオフ信号と同期（またけ位相は異なってい
てもよい）した信号でターンオン烙せてステップ状電圧
の発生を抑制するようにしたものである。
第４図ｆａ）〜（Ｃ）はこの第１の実施例の動作を説明
するだめの各電圧電流波形図である。さて、ＧＴＯ（１
）にターンオフ信号が入ると同時またけそれより早くス
ナツパ回路のサイリスタ（７）にターンオン信号を与え
、Ｇ Ｔ Ｏ（１）の主電流の一部をスナツパ回路に分
流させる。そのスナツバ回路電流１１を第４図（ｂ）に
示す。従って、Ｇ Ｔ ０（１）の主電流１は第４図（
ａ）に示すように上記分流電流１□だけ減少する。
するだめの各電圧電流波形図である。さて、ＧＴＯ（１
）にターンオフ信号が入ると同時またけそれより早くス
ナツパ回路のサイリスタ（７）にターンオン信号を与え
、Ｇ Ｔ Ｏ（１）の主電流の一部をスナツパ回路に分
流させる。そのスナツバ回路電流１１を第４図（ｂ）に
示す。従って、Ｇ Ｔ ０（１）の主電流１は第４図（
ａ）に示すように上記分流電流１□だけ減少する。
この状態でＧＴＯ（１）がターンオフを開始すると、Ｇ
ＴＯ（１）の主電流１が分流電流ｉ１だけ減少している
ので、みかけ上の遮断電流が減少するとともに、スナツ
パ回路への急激な主電流の転流が緩和されるので、ステ
ップ状電圧の値ｖ８は第４図（Ｃ）に示すように抑制す
ることができる。なお、第４図（ｄ）は第２図（ｃ）と
同様、Ｇ Ｔ ０（１）のターンオノ時応ＳｆＪ後のゲ
ート電流１ｇの波形図である。
ＴＯ（１）の主電流１が分流電流ｉ１だけ減少している
ので、みかけ上の遮断電流が減少するとともに、スナツ
パ回路への急激な主電流の転流が緩和されるので、ステ
ップ状電圧の値ｖ８は第４図（Ｃ）に示すように抑制す
ることができる。なお、第４図（ｄ）は第２図（ｃ）と
同様、Ｇ Ｔ ０（１）のターンオノ時応ＳｆＪ後のゲ
ート電流１ｇの波形図である。
第５図および第６図はそれぞれこの発明の第２および第
３の実施例を示す回路図で、いずれもスナツパ回路に設
けられた補助サイリスタ（７）のターンオン動作を確実
にするための回路構成で、第５図の第２の実施例でけＧ
Ｔ ０（１）に直列に電圧降下用ダイオード群（８）
とコンデンサ（９）との並列接続体が挿入することによ
って、補助サイリスク（７）のターンオンを容易にして
いる。また、第６図の第３の実施例では、Ｇ Ｔ ０（
１）に直列に抵抗００を挿入することによって、補助ブ
イリスク（７）のターンオンを容易にしている。
３の実施例を示す回路図で、いずれもスナツパ回路に設
けられた補助サイリスタ（７）のターンオン動作を確実
にするための回路構成で、第５図の第２の実施例でけＧ
Ｔ ０（１）に直列に電圧降下用ダイオード群（８）
とコンデンサ（９）との並列接続体が挿入することによ
って、補助サイリスク（７）のターンオンを容易にして
いる。また、第６図の第３の実施例では、Ｇ Ｔ ０（
１）に直列に抵抗００を挿入することによって、補助ブ
イリスク（７）のターンオンを容易にしている。
上記各実施例ではスナツパ回路に補助サイリスタを設け
だが、トランジスタなどのスイッチング素子を用いても
よい。
だが、トランジスタなどのスイッチング素子を用いても
よい。
以上説明したように、この発明になるＧＴＯのスナツパ
回路ではスイッチング素子を用い、ＧＴＯをターンオン
するに当って、同時または予めこのスイッチング素子を
ターンオンさせＧＴＯの主電流を一部分流しておくこと
ＫよってＧＴＯのターンオフ時に発生する急峻な立上り
の電圧の発生を防止するようにしたので、ＧＴＯのター
ンオフ能力を向上させることができる。
回路ではスイッチング素子を用い、ＧＴＯをターンオン
するに当って、同時または予めこのスイッチング素子を
ターンオンさせＧＴＯの主電流を一部分流しておくこと
ＫよってＧＴＯのターンオフ時に発生する急峻な立上り
の電圧の発生を防止するようにしたので、ＧＴＯのター
ンオフ能力を向上させることができる。
第１図は従来のスナツパ回路の一例を示す回路図、第２
図（ａ）〜（ｃ）はこの従来回路の動作を説明す第１の
実施例を示す回路図、第４図（ａ）〜Ｎはこの第１の実
施例の動作を説明するだめの各電圧電流波形図、第５図
および第６図はそれぞれこの発明の第２および第３の実
施例を示す回路図である。 図において、（１）はＧＴＯｌ（２）はコンデンサ、（
４〕は抵抗、（７）はプイリスタ（スイッチング素子）
である。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛野信−（外１名） 第１図 第２図 第３図 第４図 第５図 第６図
図（ａ）〜（ｃ）はこの従来回路の動作を説明す第１の
実施例を示す回路図、第４図（ａ）〜Ｎはこの第１の実
施例の動作を説明するだめの各電圧電流波形図、第５図
および第６図はそれぞれこの発明の第２および第３の実
施例を示す回路図である。 図において、（１）はＧＴＯｌ（２）はコンデンサ、（
４〕は抵抗、（７）はプイリスタ（スイッチング素子）
である。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛野信−（外１名） 第１図 第２図 第３図 第４図 第５図 第６図
Claims (4)
- （１） ゲートターンオフサイリスタと閉電路を形成
するように１コンデンサと、抵抗およびスイッチング素
子の並列接続体とが直列に接続されてなり、上記ゲート
ターンオフサイリスタのターンオフ時に同時または前も
って上記スイッチング素子をターンオンさせて、上記ゲ
ートターンオフサイリスタの主電流の一部を分流させる
ようにしたことを特徴とするゲートターンオンサイリス
タのスナツパ回路。 - （２） スイッチング素子にサイリスタを用いたこと
を特徴とする特許請求の範囲第１項記載のゲートターン
オフサイリスタのスナツパ回路。 - （３） スイッチング素子にトランジスタを用いたこ
とを特徴とする特許請求の範囲第１項記載のゲートター
ンオフサイリスタのスナツパ回路。 - （４） ＧＴＯは直列インピーダンス素子を閉電路内
に有することを特徴とする特許請求の範囲第１項ないし
第３項のいずれかに記載のゲートターンオフサイリスタ
のスナツパ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11937082A JPS5910165A (ja) | 1982-07-07 | 1982-07-07 | ゲートターンオフサイリスタのスイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11937082A JPS5910165A (ja) | 1982-07-07 | 1982-07-07 | ゲートターンオフサイリスタのスイッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5910165A true JPS5910165A (ja) | 1984-01-19 |
| JPS646625B2 JPS646625B2 (ja) | 1989-02-03 |
Family
ID=14759816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11937082A Granted JPS5910165A (ja) | 1982-07-07 | 1982-07-07 | ゲートターンオフサイリスタのスイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910165A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62158432A (ja) * | 1985-12-30 | 1987-07-14 | 栗原 金吉 | 沈泥による植物培地 |
| JPS62268355A (ja) * | 1986-05-14 | 1987-11-20 | Hitachi Ltd | 電力変換装置のスナバ回路 |
-
1982
- 1982-07-07 JP JP11937082A patent/JPS5910165A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62158432A (ja) * | 1985-12-30 | 1987-07-14 | 栗原 金吉 | 沈泥による植物培地 |
| JPS62268355A (ja) * | 1986-05-14 | 1987-11-20 | Hitachi Ltd | 電力変換装置のスナバ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS646625B2 (ja) | 1989-02-03 |
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