JPS59105174A - たたみ込み演算装置 - Google Patents
たたみ込み演算装置Info
- Publication number
- JPS59105174A JPS59105174A JP57215951A JP21595182A JPS59105174A JP S59105174 A JPS59105174 A JP S59105174A JP 57215951 A JP57215951 A JP 57215951A JP 21595182 A JP21595182 A JP 21595182A JP S59105174 A JPS59105174 A JP S59105174A
- Authority
- JP
- Japan
- Prior art keywords
- adder
- circuit
- convolutional
- shift register
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/15—Correlation function computation including computation of convolution operations
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Algebra (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、たたみ込み萌躊装叙に［芙Ｉし、音響信号の
デジタル信号処理による波形等価イコライザ、音像制卸
回路、反射音打消し装置等の一般に電気系、電気音譬変
候器系を含む伝送系の補正手段として用いるものである
。
デジタル信号処理による波形等価イコライザ、音像制卸
回路、反射音打消し装置等の一般に電気系、電気音譬変
候器系を含む伝送系の補正手段として用いるものである
。
従来例の構成とその問題点
デジタルたたみ込み演算装置において、広帯域のアナロ
グ音谷信号をリアルタイムに７￥／Ｄ変換し、たたみ込
み演算を行ない、その結果をＤ／Ａ変換してアナログ信
号を出力する場合、たたみ込み演算の基本となる乗算器
の速反によって単位時間当りの演算回数あるいは処理周
波数の上限か決定されていた。
グ音谷信号をリアルタイムに７￥／Ｄ変換し、たたみ込
み演算を行ない、その結果をＤ／Ａ変換してアナログ信
号を出力する場合、たたみ込み演算の基本となる乗算器
の速反によって単位時間当りの演算回数あるいは処理周
波数の上限か決定されていた。
発明の目的
本発明は、このような従来の問題点に倣み、たたみ込み
演算装置の能力が乗算器の速度によらず任意に設計でき
るものを提供する事を目的とするものである。
演算装置の能力が乗算器の速度によらず任意に設計でき
るものを提供する事を目的とするものである。
発ψＪのイφ１成
上記目的をｉｌｙ ＩＡするため、本発明のたたみ込み
演＃装醇は、アナログ音響信号をデジタル信号に変換し
、タップ係数とのたたみ込み演算を行ない、再びアナロ
グ信号に変換して出力するたたみ込み演算装置において
、乗算器、加算器、読み出し力き込み可能記憶素子及び
シフトレジスタから成ろノ８、本たたみ込み演算回路よ
、該基本たたみ込口演゛算回路の計算時間たりデジタル
・信号を遅延さぜるシフトレジスタ及びイ…、の加’ｌ
ＩＬ器を有し、前記ノ、に本たたみ込み演算回路、加Ｉ
ｔ、：Ｈ器ならび番こシフトレジスタを従続し、前段の
シフトレジスタの出力を次段のシフトレジスタの入力へ
接続し、前段の加算器の出力を次段の加算器へ人力し、
前、ｉ１′！基本たたみ込み演算回路との出力の加算を
行ない、ｎ段のユニット演算回路を接続できるようにし
たものである。
演＃装醇は、アナログ音響信号をデジタル信号に変換し
、タップ係数とのたたみ込み演算を行ない、再びアナロ
グ信号に変換して出力するたたみ込み演算装置において
、乗算器、加算器、読み出し力き込み可能記憶素子及び
シフトレジスタから成ろノ８、本たたみ込み演算回路よ
、該基本たたみ込口演゛算回路の計算時間たりデジタル
・信号を遅延さぜるシフトレジスタ及びイ…、の加’ｌ
ＩＬ器を有し、前記ノ、に本たたみ込み演算回路、加Ｉ
ｔ、：Ｈ器ならび番こシフトレジスタを従続し、前段の
シフトレジスタの出力を次段のシフトレジスタの入力へ
接続し、前段の加算器の出力を次段の加算器へ人力し、
前、ｉ１′！基本たたみ込み演算回路との出力の加算を
行ない、ｎ段のユニット演算回路を接続できるようにし
たものである。
実施例の説明
以下、図示の実施例と共に本発明を詳述すると、第１図
は本発明のたたみ込み演算装置におり′る重要な枯Ｉｊ
Ｓｌ−貿素であるノ、ζ木たたみ込み演算回路のブロッ
ク図を示している。第１図において、（１）はアナログ
入力端子、（２）はＭ〕コンバータ、ｔ３） （５）
（７） ＋（す０りはデジタルデー タを一時保持する
レジスタであり、夫々Ｂ、に、Ｌ、Ｍ、Ａレジスタとす
る。（４）（０１は読み出し書込み可能記憶系子（以下
ＲＡＭ）であり、夫々Ｊ（ＡＭＡ。
は本発明のたたみ込み演算装置におり′る重要な枯Ｉｊ
Ｓｌ−貿素であるノ、ζ木たたみ込み演算回路のブロッ
ク図を示している。第１図において、（１）はアナログ
入力端子、（２）はＭ〕コンバータ、ｔ３） （５）
（７） ＋（す０りはデジタルデー タを一時保持する
レジスタであり、夫々Ｂ、に、Ｌ、Ｍ、Ａレジスタとす
る。（４）（０１は読み出し書込み可能記憶系子（以下
ＲＡＭ）であり、夫々Ｊ（ＡＭＡ。
ＲＡ ｈ」Ｂとする。（力はデジタル乗算器であり、Ｋ
％ ■−レジスタ（５）（７）の値の積を計算し、Ｎル
ジスタ（９）に値を格納する。（Ｉｖはデジタル加算器
であり、）【レジスタ（１カの内容とＭレジスタ（９）
の内容との加算を行ない、その出力をＡレジスタに値を
格納する。ｏ′３はＩ） Ａコンバータであり、（１４
１はアナログ出力端子である。（］［Ｊはたたみ込み演
算のタップ係数を入力する入力端子である。
％ ■−レジスタ（５）（７）の値の積を計算し、Ｎル
ジスタ（９）に値を格納する。（Ｉｖはデジタル加算器
であり、）【レジスタ（１カの内容とＭレジスタ（９）
の内容との加算を行ない、その出力をＡレジスタに値を
格納する。ｏ′３はＩ） Ａコンバータであり、（１４
１はアナログ出力端子である。（］［Ｊはたたみ込み演
算のタップ係数を入力する入力端子である。
さて、たたみ込みの演算は周知の通り、タップ１イζ数
をＸ（１）、Ｘ（２）１．、 、 ｘ（ｎ）とし、人
力信号をｈ（１）、ｈ（２）１． 、 、 ｈ（ｉ）
、 、 、 とすると、となる。
をＸ（１）、Ｘ（２）１．、 、 ｘ（ｎ）とし、人
力信号をｈ（１）、ｈ（２）１． 、 、 ｈ（ｉ）
、 、 、 とすると、となる。
この演算を第１図のフロックに従って行なうためのアル
コリズムについて以下説明する。
コリズムについて以下説明する。
ＲＡ Ｍ Ａ （８１、ＲＡ Ｍ １） （！すのアド
レスは各々１〜ｎまで用意され、その内容はアドレスが
ｉの時に各々１（ＡＭＡ（ｉ）、ＲＡＭＢ（ｉ）とする
。また、ＲＡ Ｍ Ｂ （９）には入力端子θυよりタ
ップ係数が、ＲＡ Ｍ Ｂ （１１〜ＲＡ ｋｉ Ｂ
（＋すまで格納されているとする。さてアナログ入力信
号かｔ ＝＝ ｉｌでサンプルされ、デジタルデータ５
ｌｆｌｌに使碩されたとすると、以下第４図のフローチ
ャートζこ従って処理を行？ｊい、出力デジタルデータ
Ｓ Ｏ（１，１を得、す、下５Ｉ（ｊ）は５Ｏ（ｊ）と
して出力され、５Ｏ（ｊ）はＩ） Ａコンバータでアナ
ログ信号と（７て出力される。
レスは各々１〜ｎまで用意され、その内容はアドレスが
ｉの時に各々１（ＡＭＡ（ｉ）、ＲＡＭＢ（ｉ）とする
。また、ＲＡ Ｍ Ｂ （９）には入力端子θυよりタ
ップ係数が、ＲＡ Ｍ Ｂ （１１〜ＲＡ ｋｉ Ｂ
（＋すまで格納されているとする。さてアナログ入力信
号かｔ ＝＝ ｉｌでサンプルされ、デジタルデータ５
ｌｆｌｌに使碩されたとすると、以下第４図のフローチ
ャートζこ従って処理を行？ｊい、出力デジタルデータ
Ｓ Ｏ（１，１を得、す、下５Ｉ（ｊ）は５Ｏ（ｊ）と
して出力され、５Ｏ（ｊ）はＩ） Ａコンバータでアナ
ログ信号と（７て出力される。
第４図１に示すフローチャートにおいて、ｉ及びｊはマ
イクロプログラム（こおけるカウンタタの転送を、寮は
乗算を、→−は加算をそれぞれ示す。
イクロプログラム（こおけるカウンタタの転送を、寮は
乗算を、→−は加算をそれぞれ示す。
一ツまりＪか」つ皐える和に１サンプルづつ屑浣処理さ
れるＬＪ、 ）こなり、４ｙ：ｊえは２ Ｑ Ｋ １４
ｚまでの音響信号を処理するため（こは、４０ＫＨ７
゜以上のザンブリング周波数つまり２ＳＡｓｅｃ以内の
サンプル間隔で乗算を含むｉのループをｘｉ回、成算す
ることができ２・。逆に云えは演算回数つまりタップ数
を増やすにはサンプリング周波２．グを低くする必要刀
）ある。
れるＬＪ、 ）こなり、４ｙ：ｊえは２ Ｑ Ｋ １４
ｚまでの音響信号を処理するため（こは、４０ＫＨ７
゜以上のザンブリング周波数つまり２ＳＡｓｅｃ以内の
サンプル間隔で乗算を含むｉのループをｘｉ回、成算す
ることができ２・。逆に云えは演算回数つまりタップ数
を増やすにはサンプリング周波２．グを低くする必要刀
）ある。
そこでタップ数を増やすためには、あるい（Ｊザンブリ
ンク周ン反数をＡ：］くするため（こ、第１図の基本た
たみ込み演算回路を籾数個用いて全体としての性能を同
上させることが考えられる。
ンク周ン反数をＡ：］くするため（こ、第１図の基本た
たみ込み演算回路を籾数個用いて全体としての性能を同
上させることが考えられる。
その場合、第１図のれ＋ｊ算回路を弔に縦型３６ Ｌ。
たので（」、タップ数を増加させた串にはならない。
第２図にＩＴ１個の基本たたみ込み演算回路を用いてタ
ップ数を１１１倍に拡張した１３ｉＪ算装置のブロック
を示す。第２図において、（３−ｋ）は第１図１こ示す
基本たたみ込み演算回路であり、（２−ｋ）はシフトレ
ジスタ、（４−ｋ）は加算器である。（１−ｋ）はこれ
ら３つの構成要素をまとめたユニットであり、ｋ（ｋ二
１、’２．。
ップ数を１１１倍に拡張した１３ｉＪ算装置のブロック
を示す。第２図において、（３−ｋ）は第１図１こ示す
基本たたみ込み演算回路であり、（２−ｋ）はシフトレ
ジスタ、（４−ｋ）は加算器である。（１−ｋ）はこれ
ら３つの構成要素をまとめたユニットであり、ｋ（ｋ二
１、’２．。
ｍ）はに番目の要素である事を示している。各シフトレ
ジスタはデジタル信号を基本演算回路（３−ｋ）の実行
時間だけ遅延させるために用いている。なお、第２図に
おいて、０珈はアナログ入力端子、ＯＱはＡＤコンバー
タ、ＵηはＤＡコンバータ、Ｏａｌはアナログ出力端子
、ａ９はタップ係数記憶回路、（７）はタップ係数設定
回路である。
ジスタはデジタル信号を基本演算回路（３−ｋ）の実行
時間だけ遅延させるために用いている。なお、第２図に
おいて、０珈はアナログ入力端子、ＯＱはＡＤコンバー
タ、ＵηはＤＡコンバータ、Ｏａｌはアナログ出力端子
、ａ９はタップ係数記憶回路、（７）はタップ係数設定
回路である。
第３図はこの第２図の動作を時間的に示したものを示す
。時刻【＝【１で入力された信号は、第２図の基本たた
み込み演算回路（３）で演算され、第３νｌ ａｏの実
線の時間に出力される。
。時刻【＝【１で入力された信号は、第２図の基本たた
み込み演算回路（３）で演算され、第３νｌ ａｏの実
線の時間に出力される。
同様にして各演算回路（３−ｋ）の出力はａｋ（ｋ−１
，２，、、ｍ）となる。ここで破線はシフトレジスタに
よる遅延時間を表わしている。
，２，、、ｍ）となる。ここで破線はシフトレジスタに
よる遅延時間を表わしている。
基本たたみ込み回路（３）の演算回数をｎとし、サンプ
リング時間をＴｓ ｃとすると、シフトレジスタによる
遅延時１１ｊはｎＸＴｓとなり、例えば第２図の加算器
（４，−１）によってａＯ＋ａ１が計算され、等測的に
基本たたみ込み演算回路の２倍の演算回数が実現され、
同様にｍ段までのユニットの出力を加算する事によって
、基本たたみ込み回路のｍ倍の演算回数が実現される。
リング時間をＴｓ ｃとすると、シフトレジスタによる
遅延時１１ｊはｎＸＴｓとなり、例えば第２図の加算器
（４，−１）によってａＯ＋ａ１が計算され、等測的に
基本たたみ込み演算回路の２倍の演算回数が実現され、
同様にｍ段までのユニットの出力を加算する事によって
、基本たたみ込み回路のｍ倍の演算回数が実現される。
つまりｎＸｍ回の演算回数、云い換えれば、ｎＸｍタッ
プのたたみ込み演算装置が実現される。
プのたたみ込み演算装置が実現される。
発明の効果
本発明によれは、デジタルたたみ込み演算装置番こおい
て、乗算器の速度に拘らず任意の演算回数が得られ、時
間の長い室内の反射音の打消し等の補正にも効果を発揮
させる事ができる。
て、乗算器の速度に拘らず任意の演算回数が得られ、時
間の長い室内の反射音の打消し等の補正にも効果を発揮
させる事ができる。
第１図は本発明の基本たたみ込み演算装置のブロック図
、第２区１は本発明の実施例を示すブロック図、第３図
は実施例の動作を時間的に示す説明図、第４図はフロー
チャートである。 （２）はＮ勺コンバータ、（３）（５）（７）（９１Ｑ
ａはレジスタ、（４１（６）は記憶素子、（３）はデジ
タル乗算器、αυはデジタル加算器、（至）はＩＪＡコ
ンバータ。
、第２区１は本発明の実施例を示すブロック図、第３図
は実施例の動作を時間的に示す説明図、第４図はフロー
チャートである。 （２）はＮ勺コンバータ、（３）（５）（７）（９１Ｑ
ａはレジスタ、（４１（６）は記憶素子、（３）はデジ
タル乗算器、αυはデジタル加算器、（至）はＩＪＡコ
ンバータ。
Claims (1)
- アナログ音響信号をデジタル信号に変換し、タップ係数
とのたたみ込み演算を行ない、再びアナログ信号に変換
して出力するたたみ込み演算装置において、乗算器、加
算器、読み出し書き込み可能記憶素子及びシフトレジス
タから成る基本たたみ込み演算回路と、該基本たたみ込
み演算回路の計算時間だけデジタル信号を遅延させるシ
フトレジスタ及び他の加算器を有し、前記基本たたみ込
み演算回路、加算器ならひにシフトレジスタを従続し、
前段のシフトレジスタの出力を次段のシフトレジスタの
入力へ接続し、前段の加算器の出力を次段の加算器へ入
力し、前記基本たたみ込み演算回路との出力の加算を行
ない、１１段のユニット演算回路を接続できるようにし
た、たたみ込み演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215951A JPS59105174A (ja) | 1982-12-08 | 1982-12-08 | たたみ込み演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215951A JPS59105174A (ja) | 1982-12-08 | 1982-12-08 | たたみ込み演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59105174A true JPS59105174A (ja) | 1984-06-18 |
| JPH0410107B2 JPH0410107B2 (ja) | 1992-02-24 |
Family
ID=16680949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215951A Granted JPS59105174A (ja) | 1982-12-08 | 1982-12-08 | たたみ込み演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105174A (ja) |
-
1982
- 1982-12-08 JP JP57215951A patent/JPS59105174A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410107B2 (ja) | 1992-02-24 |
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