JPH0468708A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、サンプリングレート変換を行うためのディジ
タルフィルタに関するものである。

（従来の技術） 第２図はサンプリングレート変換の概念を示す図であっ
て、サンプリングレートが４ｆ（ｆはサンプリング周波
数）のディジタル信号をサンプリングレートが４ｆのデ
ィジタル信号に変換する場合を示すものである。

このサンプリングレート変換は、サンプリングレートが
４ｆのディジタル信号に対し、１サンプルに付き２サン
プルの“０”信号を挿入（ゼロ補間）シてサンプリング
レートが１２ｆの信号を作り出し、この信号を通過帯域
が３ｆのローパスフィルタ（ＦＩＲ型フィルタ）に通し
、その結果を４サンプルに１個の割合で間引くことによ
り実現される。

第３図は、前記ＦＩＲ型フィルタ（タップ係数をＫとす
る）の−構成例を示すブロック図である。

二のＦＩＲ型フィルタは入力データを入力する入力レジ
スタ（ＩＮ）１と、タップ係数（Ｈ１〜ＨＫ）を格納す
る係数レジスタ６−１〜６−にと、各タップにおいて乗
算を行う乗算器（ＭＰＹ）３−１〜３−にと、各タップ
において乗算器出力と前段の加算結果とを加算する加算
器５−２〜５−にと、前タップの加算結果を格納する遅
延レジスタ（Ｄ）４−１〜４−にとから構成されており
、式（１）に示すフィルタ演算を行うことができる。

Ｙ９　　：出力データ Ｘ　ｅ−ｉ　　：入力データ Ｈｉ　　：タップ係数 に＝Ｑ−Ｐ＋１ すなわち、第３図においてデータが入力レジスタ（ＩＮ
）１に入力されると各タップでは、乗算器（ＭＰＹ）３
−１〜３−Ｋにより入力データに各係数レジスタ６−１
〜６−Ｋに格納されている係数（Ｈ１〜ＨＫ）を乗算す
る。１タツプ目の乗算結果、すなわちＭＰＹ３−１の出
力は遅延レジスタ（Ｄ）４−１に入力され、他のタップ
の乗算結果、すなわちＭＰＹ３−２〜３−にの出力は加
算器５−２〜５−Ｋにより前タップのＤ４−１〜４−（
Ｋ−１）からのデータとそれぞれ加算されて各タップの
Ｄ４−２〜４−Ｋに入力される０以上のような動作を繰
り返し行うことによりＤ４−Ｋから式（１）に示す演算
結果が出力されることになる。

すなわち、入力レジスタ（ＩＮＩ）に入力データが入力
データのサンプリングレートと同じレートで入力される
と、上記の式（１）で示されるＦＩＲフィルタ演夏が行
われ、最終段の遅延レジスタ（Ｄ４−Ｋ）から入力デー
タのサンプリングレートと同じレートで演算結果が出力
される。

しかしながら、上述のようにサンプリングレートを４ｆ
から３ｆへ変換する場合、ＦＩＲ型フィルタの動作を１
２ｆにしなければならない。この周波数１２ｆは、源信
号のサンプリングレート（４ｆ）の３倍となる。動画像
信号処理に代表されるようなサンプリングレートの非常
に高いディジタル信号の場合、サンプリングレートの３
倍のスピードでハードウェアを動作させると、使用可能
なデバイスが少なくなったり、また、高スピードによる
ハードウェア上の問題（リンギングなど）が起こり易く
なったりする等の問題点があった。

この問題点を解決する方法の一つとして、サンプリング
変換手順を簡単化した一方法が“昭和５４年度電子通信
学会総合全国大会予稿集ｒ１０８０」Ｐ、５”−６９”
に記載されている。第４図は上記方法によるサンプリン
グレート変換方法を示すブロック図であるが、データの
入力レートも出力レートも共に４ｆの場合である。出力
レートは３ｆでなく４ｆになるため、４サンプルに１度
無効なデータが出力される。Ｆ４３０．Ｆ４３１．Ｆ４
３２は第３図と同じ構成のＦＩＲ型フィルタであって、
元のタップ係数を３つに分配したもので、各フィルタの
タップ数は元のタップ数の約１／３になる。

入力データが入力される度に、フィルタ出力のスイッチ
を端子ａ、ｂ、ｃ、ｄの順に循環的に切り替えて各フィ
ルタの出力を出力している。フィルタが接続されていな
い端子ｄをスイッチが選択したときは無効なデータが出
力される。なお、各フィルタは、入力データのサンプリ
ングレート（４ｆ）と同じスピードで動作している。

従って、使用可能なデバイスが従来はど限定されない。

また、従来はど高スピードではないのでハードウェアを
設計し昌くなる。

（発明が解決しようとする課！Ｉ） しかしながら、上記のサンプリングレート変換を行う回
路では第３図に示すＦＩＲ型フィルタを複数個使用する
必要があるので、回路規模が大きくなり、価格も高くな
るという問題点があった。

本発明は上記問題点を解決するためになされたものであ
って回路規模が小さく、経済的なサンプリングレート変
換のためのディジタルフィルタを提供することを目的と
する。

（課題を解決するための手段） 本発明は、上記目的を達成するためサンプリングレート
変換を行うＦＩＲ型のディジタルフィルタであって、複
数のフィルタに対応するタップ係数を格納する係数メモ
リと、前記係数メモリから出力されるタップ係数と入力
データを乗算する乗算器と、前記乗算器の乗算結果と前
タップの遅延レジスタからのデータを加算する加算器と
、前記加算器の加算結果を前記入力データの１サイクル
分遅延させて出力する遅延レジスタとからなる複数のタ
ップと、前記入力データに同期して前記各係数メモリか
らタップ係数を順番に循環的に、かつ前記複数のタップ
ごとに前記順番を１タップ係数分ずらして出力するよう
にタップ係数のアドレスを各係数メモリに出力するアド
レスポインタとを備えたものである。

（作　用） 各タップにおいて、乗算器により入力データと係数メモ
リから出力されるタップ係数を乗算して加算器に出力す
る。加算器では前記乗算器からの乗算結果と前タップの
遅延レジスタからのデータを加算し、遅延レジスタを介
して次タップの加算器に送出する。ここで、前記加算器
に同時に入力されるデータはいずれも、各ステップにお
ける同一フィルタに対応するタップ数と入力データとの
積またはそれらの和である。これは、各係数メモリのタ
ップ係数の切り替えと遅延レジスタの動作によるもので
ある。従って、最終出力は複数のフィルタを別々に通過
したデータが順々に出力される形となり、タップ係数を
所定値に設定することによりサンプリングレートを変換
したデータが得られる。

（実施例） 第１図は本発明の実施例を示すブロック図であって、サ
ンプリングレートを４ｆから３ｆに変換する場合の例で
ある。第１図において、１は入力データを入力する入力
レジスタ（ＩＮ）、２−１〜２−には各タップに対しタ
ップ係数を４個格納できる係数メモリ、３−１〜３−に
は各タップにおいて乗算を行う乗算器（ＰＭＹ）、５−
２〜５−には各タップにおいて乗算器出力と前段の加算
結果とを加算する加算器、４−１〜４−には各タップに
おける加算結果を格納する遅延レジスタ（Ｄ）、６は係
数メモリ２−１〜２−にのアドレスを出力するもので、
該アドレスを入力データが入力される度に１増加し、４
番目のアドレスを示すサイクルが終わると再び、１番目
のアドレスに戻すアドレスポインタ（ＡＤＰ）、７はＡ
ＤＰ６の出力アドレスを各係数メモリ２−１〜２−Ｋに
出力するアドレス出力バスである。そして、ＩＮＩの出
力は各タップのＭＰＹ３−１〜３Ｋ（７）ｙ’−少入力
に接続され、ＡＤＰ６の出力は各タップの係数メモリ２
−１〜２−にのアドレス入力に接続され、係数メモリ２
−１〜２−にの出力はＭＰＹ３−１〜３−にの係数入力
に接続されている。

ＭＰＹ３−１の出力はＤ４−１の入力に接続され、その
他のＭＰＹ３−２〜３−にの出力は各加算器５−２〜５
−にの２つの入力のうちの一方の入力に接続されている
。各タップの加算器５−２〜５−にの出力は各Ｄ４−２
〜４−にの入力に接続され、各Ｄ４−１〜４−（Ｋ−１
）の出力は次タップの加算器５−２〜５−にのもう一方
の入力に接続されている。最終タップのＤ４−にの出力
は出力端子に接続されている。

次に、本実施例の動作について説明する。あらかじめ、
１タツプ目の係数メモリ２−１において、アドレスの１
番目には第４図に示すフィルタＦ４３０に対応するタッ
プ係数（Ｆ４３０）＋が、アドレスの２番目にはフィル
タＦ４３１に対応するタップ係数（Ｆ４３１）、が、ア
ドレスの３番目にはフィルタＦ４３２に対応するタップ
係数（Ｆ４３２）　。

が、アドレスの４番目には無効なタップ係数がそれぞれ
格納され、２タツプ目の係数メモリ２−２においては、
アドレスの１番目には無効なタップ係数が、アドレスの
２番目には第４図に示すフィルタＦ４３０に対応するタ
ップ係数（Ｆ４３０）　ｔが、アドレスの３番目にはフ
ィルタＦ４３１に対応するタップ係数（Ｆ４３１）　ｚ
が、アドレスの４番目にはフィルタＦ４３２に対応する
タップ係数（Ｆ４３２）　２がそれぞれ入力され、以下
この様な規則で各係数メモリ２−３〜２−Ｋにタップ係
数が格納されている。第５図、は上記規則を示すもので
ある。なお、タップ係数の格納順を各タップ同一とし、
タップ係数の読み出し順をタップごとに１番地ずらして
もよい。

ＡＤＰ６は最初に各係数メモリ２−１〜２−にのアドレ
スの１番目を示している。入力データがＩＮＩに入力さ
れると、各タップのＭＰＹ３−１〜３−にで前記入力デ
ータが各係数メモリ２−１〜２−にのアドレスの１番目
に格納されているタップ係数で乗算される。各乗算結果
はＭＰＹ３−１の乗算結果を除き各加算器５−２〜５−
にで前段のＤ４−１〜４−（Ｋ−１）に格納されている
データと加算され、各Ｄ４−２〜４−Ｋに入力される。

なお、ＭＰＹ３−１の乗算結果はそのままＤ４−１に入
力される。ここまでが１サイクルである。

次に、ＡＤＰ６は各係数メモリ２−１〜２−にのアドレ
スの２番目を示す。次の入力データが入力されると、各
タップのＭＰＹ３−１〜３−にで前記入力データが各係
数メモリ２−１〜２−にのアドレスの２番目に格納され
ているタップ係数で乗算され、各乗算結果は各加算器５
−２〜５−にで前段のＤ４−１〜４−（Ｋ−１）に格納
されているデータと加算されてそれぞれＤ４−２〜４−
Ｋに入力される。なお、ＭＰＹ３−１の乗算結果はＤ４
−１に入力される。このとき、２タツプ目のＤ４−２に
は第４図に示すフィルタＦ４３０の２タツプ目までの演
算結果に相当するデータが入力されている。

以上のようなサイクルを入力データが入力されるごとに
、１サイクルに付きＡＤＰ６の示す番地を１ずつ増加さ
せながら繰り返す、但し、ＡＤＰ６の示す番地が係数レ
ジスタ２−１〜２−にのアドレスの４番目になっている
とき、その次に示すアドレスは再び１番目となる。出力
では、入力データをフィルタＦ４３０に通したときの結
果、入力データをフィルタＦ４３１に通したときの結果
、入力データをフィルタＦ４３２に通したときの結果、
無効な出力データが順番に出力される。すなわち、サン
プリングレート４ｆの入力信号はサンプリングレー）３
ｆの信号に変換されて出力される。

なお、本実施例では出力レートを入力レートと同じ４ｆ
としているので、４サンプルに１度の割合で無効なデー
タが出力゛されている。

（発明の効果） 以上、詳細に説明したように本発明によれば、各ステッ
プに複数のフィルタに対応するタップ係数を格納した係
数メモリを設けてこのタップ係数を切り換えて使用し、
乗算器、加算器等は各フィルタに共通に使用している。

従って、ハードウェア規模が大きく、価格も高い乗算器
や加算器等の使用数を最小限に抑えることができ、回路
規模の小さな、経済的なサンプリングレート変換のため
のディジタルフィルタを得ることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図はサ
ンプリングレート変換の概念図、第３図は従来のＦＩＲ
型フィルタのブロック図、第４図は簡単化されたサンプ
リングレート変換方法のブロック図、第５図は係数メモ
リへの係数を入力する規則の説明図である。 １・・・入力レジスタ、２−１〜２−Ｋ・・・係数メモ
リ、３−１〜３−Ｋ・・・乗算器、４−１〜４−Ｋ・・
・遅延レジスタ、５−２〜５−Ｋ・・・加算器、６・・
・アドレスポインタ、７・・・アドレス出力バス。

Claims (1)

1. 【特許請求の範囲】 サンプリングレート変換を行うＦＩＲ型のディジタルフ
   ィルタであって、複数のフィルタに対応するタップ係数
   を格納する係数メモリと、 前記係数メモリから出力されるタップ係数と入力データ
   を乗算する乗算器と、 前記乗算器の乗算結果と前タップの遅延レジスタからの
   データを加算する加算器と、 前記加算器の加算結果を前記入力データの１サイクル分
   遅延させて出力する遅延レジスタとからなる複数のタッ
   プと、 前記入力データに同期して前記各係数メモリからタップ
   係数を順番に循環的に、かつ前記複数のタップごとに前
   記順番を１タップ係数分ずらして出力するようにタップ
   係数のアドレスを各係数メモリに出力するアドレスポイ
   ンタと を備えたことを特徴とするディジタルフィルタ。