JPS59106067A

JPS59106067A - デ−タ並べ換え装置

Info

Publication number: JPS59106067A
Application number: JP57215469A
Authority: JP
Inventors: Eiji Moriya; 守屋　栄二
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1982-12-10
Filing date: 1982-12-10
Publication date: 1984-06-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は画像処理に使用される装置に関し、特に縦横（
以下タテ、ヨコと称する）に配列されたデータを転送す
る場合、タテ型データをヨコ型データに、あるいはヨコ
型データをタテ型データに変換するデータ並べ換え装置
に関するものである。

〔発明の技術的背景とその問題点〕

可変語長マルチアレイプロセッサにおける画像処理にお
いて、画像データは各ユニットプロセッサのメモリに分
割して格納される。そして、格納形態は処理方式によっ
て、以下に説明するように二種に大別することができる
。

先ず、第１図（イ）に示すように、表示される画像は、
６４×６４ピクセル（画素）よシなるものとする。各ビ
クセルは、第１図（４中の左下隅を原点とする直交座標
（ｒ、ｙ）によシその位置を示すこととする。この画像
を、１ワードＮビツトたとえば１６ビツト構成の、つま
シ、一つの格納欄が１６ビツトよシなるユニットプロセ
ッサを複数備えたマルチアレイプロセッサを用いて画像
処理をする場合、各ビクセルに対応する画像データの格
納形態によシ、第１図（Ｚｊ）に示すようにヨコ型デー
タとして格納するものと、第１図（Ｃ”）に示すように
タテ型データとして格納するものとに分けることができ
る。

第１図（Ｂ）に示すように、ヨコ型データとして格納す
る場合、マルチアレイプロセッサは６４台のユニットプ
ロセッサ１−１．〜．１−６４かラナシ、たとえば、ユ
ニットプロセッサ１−１の第１の格納柱から第６４の格
納柱に画像中の位置（０゜６３’）、（０，６２）・・
・（０，０）にあるピクセルについての画像データが順
次に１６ビツトのデジタルデータとして格納され、ユニ
ットプロセッサ１−２の第１の格納柱から第６４の格納
柱に画像中の位置（１，６３）、（１，６２）・・・（
１，０）にあるピクセルについての画像データが順次に
１６ビツトのデジタルデータとして格納され、以下のユ
ニットプロセッサ１−６〜１−６４についても同様にし
て画像データが順次に１６ビツトのデジタルデータとし
て格納されている。

第１図（Ｑに示すように、タテ型データとして格納する
場合、マルチアレイプロセッサは４台のユニットプロセ
ッサ１−１．〜，１−４からなシ、たトエば、ユニット
プロセッサ１−１の第１の格納柱から第１６の格納＠ま
でのそれぞれ１６ビツト目に画像中の位置（０，６３）
にあるビク毛ルについての画像データがＭＳＢからＬＳ
Ｂの順に１６ビツトのデジタルデータとして格納され、
ユニットプロセッサ１−１の第１の格納柱から第１６の
格納柱までのそれぞれ１５ビツト目に画像中の位置（１
，６３）にあるピクセルについての画像データがＭＳＢ
からＬＳＨの順に１６ビツトのデジタルデータとして格
納され、以下同様にしてユニットプロセッサ１−１の第
１の格納柱から第１６の格納柱までのそれぞれ（１６−
，４）ビット目（ただしＡは０および１から１５までの
整数）に画像中の位置（，４，６３）にあるピクセルに
ついての画像データがＭＳＢからＬＳＢの順に１６ビツ
トのデジタルデータとして格納されている。ユニットプ
ロセッサ１−２についても、ユニットプロセッサ１−１
と同様に、第１の格納柱から第１６の格納柱までのそれ
ぞれ（１６−，４）ビット目に画像中の位置（Ａ＋１６
．６３）にあるピクセルについての画像データが、また
、ユニットプロセッサ１−６については、第１の格納柱
から第１６の格納柱１でのそれぞれ（１６−、（）ビッ
ト目に画像中の位置（，４＋６２．６ろ）にあるピクセ
ルについての画像データが、また、ユニットプロセッサ
１−４については、第１の格納柱から第１６の格納柱ま
でのそれぞれ（１６−，４）ビット目に画像中の位置（
Ａ＋４８．６’：、）にあるピクセルについての画像デ
ータが、それぞれ、ＭＳＢからＬＳＢの順に１６ビツト
のデジタルデータとして格納されている。このようにし
て、画像中の位置（０，６３）から（６３，’６３）ま
でにあるピクセルについての画像データが、４台のユニ
ットプロセッサ１−１〜１−４に格納される。結局、画
像中の位置（Ａ、６６−Ｂ）（ただし、Ｂは〇および１
〜６６までの整数）にあるピクセルについての画像デー
タは、ユニットプロセッサ１−１の第（１６Ｂ＋１）の
格納柱から第（１６Ｂ＋１６）の格納柱に、画像中の位
置（、（＋１６．６５−Ｂ）にあるヒフ七ルニツイての
画像データは、ユニットプロセッサ１−２の第（１６Ｂ
＋１）の格納柱から第（１６Ｂ＋１６）の格納柱に、画
像中の位置（、（＋５２．６６−Ｂ）にあるピクセルｄ
ついての画像データは、ユニットプロセッサ１−６の第
（１６Ｂ＋１）の格納柱から第（１６Ｂ＋１６）の格納
柱に、画像中の位置（Ａ＋４８．６６−Ｂ）にあるピク
セルについての画像データは、ユニットプロセッサ１−
４の第（１６Ｚ？＋１）の格納柱から第（１６Ｂ＋１６
）の格納柱に、それぞれ１６ビツトのデジタルデータと
してＭＳＢからＬＳＨの順に格納されている。

以上のような処理方式を用いた従来のデータ並べ換え装
置として第２図に示すような構成が知られている。この
装置は周辺装置とプロセッサ内の記憶装置との間のデー
タ転送を行うデータ並べ換え装置であり、複数個の複数
語単数ビットのＩＣメモリ２−１〜２−　ｎ　（２）と
メモリ２を制御するメモリコントローラ６とを主たる構
成要素としている。

先ず、周辺装置からのヨコ型データがプロセッサ内の記
憶装置へタテ型データとして格納される場合を考えてみ
る。ヨコ型データ（ｎビット）は、ヨコ型データ入力線
群４に接続されており、これはメモリ入力セレクタ（２
人力１出力セレクタ）５の入力となっている。メモリコ
ントローラ６はメモリ２の入力をヨコ型データとするよ
うメモリ入力セレクタ５を制御する。こうして全てのメ
モリ２−１〜２−ｎをチップセレクトし、ヨコ型デ−タ
をメモリ２に書き込む。データのＭＳＢ（最上位ビット
）がメモリ２−１にＬＳＢ（最下位ビット）が２−ｙｔ
Ｋ親込まれるものとする。メモリ２の出力はマルチプレ
クサ乙の入力に接続されており、さらにその出力はシフ
トレジスタ７のシリアル入力に接続されている。メモリ
２にデータが店′き込まれると、最初にＭＳＢの書き込
まれたメモリ２−１の出力がマルチプレクサ乙の出力に
選択され、画像データのＭＳＢを転送されてきた順にシ
フトレジスタ７に入力される。各ユニットプロセツザが
ｍビットであれば、ｍ個のＭＳＢテーデーシフトレジス
タ７に入力し終えると、そのデータをシフトレジスタの
パラレルアウト出力よりプロセッサの記憶装置のある番
地に格納する。次にＭＳＨの下のビットを格納したメモ
リ２−２のデータをシフトレジスタ７に送り、ＭＳＢを
格納した次の番地へ格納する。以下同様に繰シ返し、Ｌ
ＳＢ迄処別処理れると、周辺装置より送られてきたヨコ
型データがプロセッサ内の記憶装置ではタテ型データに
変換されて記憶されることになる。

次に、プロセッサ内にあるタテ型データを周辺装置へ転
送する場合を考えてみよう。ｍ個のＭＳＢが並んでいる
ある番地のデータをンフトレジスタ７のパラレルイン入
力を介して入力する。シフトレジスタ７のシリアルアウ
ト出力はメモリ入力セレクタ５の入力に接続されておシ
、メモリコントローラ乙によシ、その人力がメモリ２の
入力となるようにする。ＭＳＢが格納されるべきメモリ
２−１をチップセレクトし、シフトレジスタ７のｍ個の
ＭＳＢデータをメモリ２−１に書き込む。次にＭＳＢの
下のビットのデータをメモリ２−２における前記メモリ
２−１の書き込みを行ったのと同一のアドレスに書き込
む。同様にしてＬＳＢ迄のデ〜りをメモリ２に書き込む
。そして、メモリ２の全メモリをチップセレクトしてデ
ータを読み出す。

この結果、読み出しデータはヨコ型データとしてヨコ型
データ出力線群８−１〜８−ｎに出方される。

しかしながら、従来装置ではビット毎に１：き込みの制
御を行なうメモリを用いているので、一画素を表わすデ
ータがルピットであればル個のメモリが必要となる。こ
のため、画素数が増大するとメモリ容量も増加し、装置
の大型化複雑化を招くという問題があった。

〔発明の目的〕本発明は前記事情に鑑みてなされたものであり、構成が
簡単で、かつ小型化を達成でき、部品点数の少ないデー
タ並べ換え装置を提供することを目的とするものである
。

〔発明の概要〕

本発明は、ビット毎に読出し、書き込みを制御できる複
数語複数ビットのメモリを用いることによって前記目的
を達成しようとするものである。

〔発明の実施例〕

以下実施例によシ本発明を具体的に説明する。

第６図は本発明の一実施例を示すブロック図である。こ
の装置は、メモリコントローラ１ｏと、このメモリコン
トローラ１ｏからの制御信”ｆによって制御されると共
に、それ自体ビット毎の胱出し、書き込みを制御できる
ＩＣメモリ１１と、シリアルイン、アウト、バラｌ／ル
イン、アウトの機能を持つシフトレジスタ１２と、ＩＣ
メモリ１１からの出力データの転送を制御するマルチプ
レクサｉ６とによって構成されている。

前記ＩＣメモリ１１は例えば第４図に示すような構成を
有する。実際にはルビットの数に応じて制御端子１人出
方端子、メモリエリア等が構成されているが、この実施
例では説明の便宜上４ビツト構成の場合を示す。１１ｃ
は４つのエリア１１α〜１１ｄを持つメモリアレイであ
シ、それぞれアドレスデータｌ。、　Ａ、、　Ａ２．．
４３が入力される列デコーダ１１Ａ及び行デコーダ１１
Ｂによって曹き込み及び読み出し番地が指定されるよう
になっている。

１１Ｄ？′ｉ入出力インターンエイスであシ、後述する
コントロール部Ｃ０ＮＴによって入出力されるデータを
メモリアレイ１１ｃに書き込んたシ、読み出したシする
ようになっている。前記コントロール部Ｃ０ＮＴは、４
個の出方端子を有するセレクトコントロール回路１１Ｅ
と、ライトイネーブルｊＪ’Ｅ　とセレクトコントロー
ル回路１１Ｅの各出方とを２人力とする第１〜第８のゲ
ートＧ。〜Ｇ７と、第１〜第４の各ゲートＧ。−０３の
出力と入力データＤ。〜Ｄ３とを２人力とするゲートＧ
８〜ＧＩＩと、前記第５〜第８のゲート０４〜Ｇ７の各
出力によってそれぞれ制御されて出力データＯ８〜０．
を転送する第１〜第４の切換ゲートｃＧ、〜ＣＧ４とに
よって構成されておシ、前記セレクトコントロール回路
１１Ｅは前記メモリコントローラ１０からの２ピツトの
ビットセレクト信号８．５　（ＢＳ、　、　Ｂ５２）と
２ビツトのモードセレクト信号ＭＳ　（ＭＳ、　、　Ｍ
Ｓ２）とによって制御されるようになっている。

次に１７１記装置の動作を説明する。ここでデータ並べ
換えの基本動作は従来の場合と殆んど同様であるので、
本発明の特徴部分であるＩＣメモリを中心とした動作を
説明する。このＩＣメモリ１１は従来装置に用いられて
いたメモリと異なり、コントロール部Ｃ０ＮＴを設けて
ビットセレクト機能を持たせたことを特徴としている。

このコントロール部ＣＯＮＴ内に設けられたセレクトコ
ントロール回路１１Ｅは、■全部のビットをセレクトす
る、■ビット全部のセレクトを行わない、０１ビツトだ
けセレクトするの６稲類のモード選択を行う２ヒツトの
モードセレクト信号ＭＳが入力されており、更に前記■
のモードでセレクトされるべきビットを特定するための
ビットセレクト信号ＢＳが入力されておシ、メモリコン
トローラ１ｏからの指令によってビットセレクト動作が
行われるようになっている。すなわち、周辺装置からの
ヨコ型データを記憶装置へタテ型データとして格納する
場合は、先ずセレクトコントロール回路１１Ｅに入力さ
れるモードセレクト信号ＭＳを全てのビットをセレクト
するモード■とし、行２列デコーダ１１Ａ、１１Ｂによ
ってメモリアレイ１１（’の番地ヲ各分割アレイ１１α
〜１１ｄ毎に並列に選択してヨコ型データをメモリアレ
イ１１ｃ内に格納する。全てのデータがヨコ型データと
してメモリアレイ１１（１’内に格納されたとすると、
例えば４ビツト毎のデータの最上位ビットＭＳＢが第１
のアレイ１１αに、第２ビツト目は第２のアレイ１１ｈ
に、・・曲最下位ビットＬＳＢは第４のアレイ１１ｄに
それぞれ格納されることになる。次に、セレクトコント
ロール回路１１Ｅに入力されているモードセレクト信号
ＭＳを１ビツトだけをセレクトするモード■に切換り、
かつビットセレクト信号ＢＳによって第１ビツト目の出
力０゜のみをセレクトするように選ばれる。この結果、
メモリアレイ１１Ｃ中の第１のアレイ１１．Ｚ内の各Ｍ
ＳＢが順次読み出されてマルチプレクサ１６を介してシ
フトレジスタ１２に入力される。シフトレジスタに入力
し終ると、このシフトレジスタ１２のパラレルアウト出
力Ｉｌｌに出てくる。これを順次プロセッサ内の所望の
記憶装置に格納する。同様な動作を繰シ返して行うこと
により、記憶装置にはタテ型データが格納される。次に
プロセッサ内にあるタテ型データを周辺装置へ転送する
場合を考えてみる。このときは、入力データＤ。−Ｄ、
の端子にはシフトレジスタ１２のシリアルアウト出力が
接続される。ｍ個のＭＳＢが並んでいるある番地のデー
タをシフトレジスタ１２のパラレルイン入力よシ入力す
る。シフトレジスタ１２のシリアルアウト出力はＩＣメ
モリ１１の入力端子に接続されているので、セレクトコ
ントロール回路１１Ｅへのモードセレクト信号ＭＳを１
ビツトのみセレクトするモード■に設定し、ビットセレ
クト信号ＢＳによってメモリアレイ１１ｃ中の第１のア
レイ１１αに書き込むように制御して全てのＭＳＢを第
１のアレイ１１α中に格納する。

以下第２ビツト目を第２のアレイ１１Ａに、・・叩最下
位ビットＬＳＢを第４のアレイ１１ｄに格納する。

その後セレクトコントロール回路１１Ｅのモードセレク
ト信号ＭＳを全てのビットをセレクトするモード■に切
換えて読み出しを行なうと、出力端子Ｏｏ〜０３からヨ
コ型データとして取り出され、周辺装置へ入力されるこ
とになる。

本発明は前記実施例に限定されず、種々の変形実施が可
能である。例えば、上記実施例では入出力が別個になっ
ているＩＣメモリを用いた場合を示したが、これに限ら
ず人出カラインが共通のメモリにおいても全く同様に適
用することができる。

〔発明の効果〕

以上詳述した本発明によれば、ビット毎に読み出し、書
き込みが行えるＩＣメモリを使用したので、メモリの個
数が単数で足り、複数ビットを取扱う場合でも大型化、
複雑化を招くことがなく、しかも部品点数が少ないので
低価格化に寄与できるデータ並べ換え装置を提供するこ
とができる。

【図面の簡単な説明】

第１図（（イ）は画像表示面における各ピクｔルの位置
を座標表示するだめの説明図、第１図（句はマルチアレ
イプロセッサ内の各ユニットプロセッサへのヨコ型デー
タの格納状態を示す説明図、第１図（０はマルチアレイ
プロセッサ内の各ユニットプロセッサへのタテ型データ
の格納状態を示す説明図、第２図は従来のデータ並べ換
え装置のブロック図、第６図は本発明の一実施例装置め
ブロック図、第４図はその実施例に用いられるＩＣメモ
リの具体例を示すブロック図である。１０・・・メモリコントローラ、１１・・・ＩＣメモリ
、１２・・・シフトレジスタ、１６・・・マルチプレク
サ、１１．４．１１７３・・・デコーダ、１１（１’・
・・メモリアレイ、１１７７・・・インターフェイス、
１１Ｅ・・・セレクトコントロール回路、Ｃ０ＮＴ・・
・コントロール部。第１図（Ａ）（Ｂ）（Ｃ）

Claims

【特許請求の範囲】

タテ型データとヨコ型データとの相互変換を行なうデー
タ並べ換え装置において、複数語複数ピットについてビ
ット毎に読出し、書き込みを制御するコントロール部を
内蔵したＩＣメモリを設け、前記コントロール部によシ
このＩＣメモリ内の複数の記憶エリアに順序付けてデー
タを格納する制御を行うことを特徴とするデータ並べ換
え装置。