JPS5911451A - 分岐制御方式 - Google Patents
分岐制御方式Info
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- JPS5911451A JPS5911451A JP57121595A JP12159582A JPS5911451A JP S5911451 A JPS5911451 A JP S5911451A JP 57121595 A JP57121595 A JP 57121595A JP 12159582 A JP12159582 A JP 12159582A JP S5911451 A JPS5911451 A JP S5911451A
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- Japan
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- instruction
- counter
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/324—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address using program counter relative addressing
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/321—Program or instruction counter, e.g. incrementing
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子計算機のプログラムにおいて最も使用頻度
の高い分岐命令に関するものである。
の高い分岐命令に関するものである。
電子計算機のプログラムにおいて効率的プログラムを作
成する為に共通の制御を行なえる部分は同じ処理を行な
い、異なる制御を必要とする部分はそれぞれに分岐し異
なる処理を行なう手法や、同じ処理を何度も繰り返し行
なうループ処理手法がある。前記２つの手法は電子計算
機のプログラムを作成する場合、最も有効でかつ良く使
われる手法であシ、その場合に分岐命令が多用される。
成する為に共通の制御を行なえる部分は同じ処理を行な
い、異なる制御を必要とする部分はそれぞれに分岐し異
なる処理を行なう手法や、同じ処理を何度も繰り返し行
なうループ処理手法がある。前記２つの手法は電子計算
機のプログラムを作成する場合、最も有効でかつ良く使
われる手法であシ、その場合に分岐命令が多用される。
従って分岐命令の機能が電子計算機の機能を左右すると
言っても過言ではない。分岐命令の中にプログラム・メ
モリの全番地に自由に分岐する命令や、限られた範囲内
で分岐する命令がある。前者は分岐先の制約が無いが命
令コードが複数語必要で有り、プログラム効率が悪い。
言っても過言ではない。分岐命令の中にプログラム・メ
モリの全番地に自由に分岐する命令や、限られた範囲内
で分岐する命令がある。前者は分岐先の制約が無いが命
令コードが複数語必要で有り、プログラム効率が悪い。
後者は分岐先の制約は有るが命令コードが一般には一語
で良くプログラム効率は良いと云う特徴が有る。
で良くプログラム効率は良いと云う特徴が有る。
プログラム・メモリの広い＠囲で分岐する頻度は比較的
少々く狭い範囲で分岐する場合が圧倒的に多く、従って
後者の分岐命令の機能が非常に重要である。
少々く狭い範囲で分岐する場合が圧倒的に多く、従って
後者の分岐命令の機能が非常に重要である。
従来から行かわれている分岐範囲が限られた分岐命令の
１つにページ内分岐命令が有る。すなわちプログラム・
メモリ番地を複数の小ブロックに分け、各ブロックは同
数の連続するアドレスで構成されている。該小ブロック
をページと呼ぶ、該ページ内分岐命令は現在のページ内
の各アドレスへ分岐する命令であシ、ページ外への分岐
は不可能である。
１つにページ内分岐命令が有る。すなわちプログラム・
メモリ番地を複数の小ブロックに分け、各ブロックは同
数の連続するアドレスで構成されている。該小ブロック
をページと呼ぶ、該ページ内分岐命令は現在のページ内
の各アドレスへ分岐する命令であシ、ページ外への分岐
は不可能である。
第１図は該ページ内分岐命令の命令コード及びプログラ
ムカウンタを示す。１ａは命令コードのページ内分岐命
令を示す部分であり、電子計算機が命令部１ａを解読す
ると命令コ、ドのアドレスデータ部１ｂがプログラムカ
ウンタのアドレス部２ｂへ書き込まれる。プログラムカ
ウンタのページ部２ａは変らない。アドレスデータ部１
ｂは本説明では６ビツトであるから６４通シの分岐が出
来るが物理的アドレスが隣であってもページが異なる為
に分岐出来ない場合がある。第２図がそれを説明する図
である。
ムカウンタを示す。１ａは命令コードのページ内分岐命
令を示す部分であり、電子計算機が命令部１ａを解読す
ると命令コ、ドのアドレスデータ部１ｂがプログラムカ
ウンタのアドレス部２ｂへ書き込まれる。プログラムカ
ウンタのページ部２ａは変らない。アドレスデータ部１
ｂは本説明では６ビツトであるから６４通シの分岐が出
来るが物理的アドレスが隣であってもページが異なる為
に分岐出来ない場合がある。第２図がそれを説明する図
である。
プログラム・メモリ３のにページ・０アドレスと仮定す
る。現アドレスの隣である（Ｋ−１）ページ・６３アド
レスへの分岐は不可能である。すなわちたとえ隣のアド
レスであってもページが異なれば分岐不可能であり、プ
ログラム作成の非常外障害となっている。
る。現アドレスの隣である（Ｋ−１）ページ・６３アド
レスへの分岐は不可能である。すなわちたとえ隣のアド
レスであってもページが異なれば分岐不可能であり、プ
ログラム作成の非常外障害となっている。
前記ページ内分岐の欠点を補なう命令として現在のアド
レスから前後方向へ、何アドレス離れたアドレスに分岐
するが指定する相対分岐命令が有る。該分岐命令を一般
に相対分岐命令と呼んでいる該相対分岐命令はページの
制約はないが、反面、現アドレスとオフセット値との演
算を演算回路で行なう為に該データを演算部へ転送、演
算及び演算結果をプログラム・カウンタに書き込む処理
が必要で処理時間が長いと云う欠点が有る。処理時間を
短縮する為にプログラム・カウンタに専用の演算回路を
付加する事で前記欠点は解消するがプログラム・カウン
タが複雑となり、論理回路の集積化にとって大きな障害
となる。
レスから前後方向へ、何アドレス離れたアドレスに分岐
するが指定する相対分岐命令が有る。該分岐命令を一般
に相対分岐命令と呼んでいる該相対分岐命令はページの
制約はないが、反面、現アドレスとオフセット値との演
算を演算回路で行なう為に該データを演算部へ転送、演
算及び演算結果をプログラム・カウンタに書き込む処理
が必要で処理時間が長いと云う欠点が有る。処理時間を
短縮する為にプログラム・カウンタに専用の演算回路を
付加する事で前記欠点は解消するがプログラム・カウン
タが複雑となり、論理回路の集積化にとって大きな障害
となる。
本発明の目的は従来のページ内分岐命令及び相対分岐命
令の欠点に鑑み、それぞれの長所を相待った分岐制御方
式を提供することにある。
令の欠点に鑑み、それぞれの長所を相待った分岐制御方
式を提供することにある。
本発明によれば処理手順である命令語の集合体が格納さ
れたプログラム・メモリと、該プログラム・メモリの実
行位置を指定するプログラム・カウンタにより所定の命
令語を取り出し、上記命令語を解読し、命令語に対応す
る処理を行なうデータ処理装置において、上記プログラ
ム・メモリを複数個の小ブロックに分割し、上記プログ
ラム・カウンタを前記小ブロツク内のアドレスに対応す
る下位カウンタ部と、前記小ブロックの番号に対応する
上位カウンタ部に分割し、特定の分岐命令語を解読して
実行する際、命令語中の前記下位カウンタのビット長に
対応するビット長のデータを下位カウンタに転送する手
段と１上記転送データとは異なる命令語中のデータに基
き、上記上位カウンタを命令語の存在する小ブロックか
らの相対位置に対応する値に修飾する手段とを有する分
岐制御方式が得られる。
れたプログラム・メモリと、該プログラム・メモリの実
行位置を指定するプログラム・カウンタにより所定の命
令語を取り出し、上記命令語を解読し、命令語に対応す
る処理を行なうデータ処理装置において、上記プログラ
ム・メモリを複数個の小ブロックに分割し、上記プログ
ラム・カウンタを前記小ブロツク内のアドレスに対応す
る下位カウンタ部と、前記小ブロックの番号に対応する
上位カウンタ部に分割し、特定の分岐命令語を解読して
実行する際、命令語中の前記下位カウンタのビット長に
対応するビット長のデータを下位カウンタに転送する手
段と１上記転送データとは異なる命令語中のデータに基
き、上記上位カウンタを命令語の存在する小ブロックか
らの相対位置に対応する値に修飾する手段とを有する分
岐制御方式が得られる。
次に本発明について説明する。
以下の説明では分岐命令は現ページを含めて前後の３ペ
一ジ間の各アドレスへ分岐可能な相対ページ分岐命令で
ある。
一ジ間の各アドレスへ分岐可能な相対ページ分岐命令で
ある。
第３図に本発明の説明における分岐命令コードとプログ
ラム・カウンタを示す。１ａは本相対ページ分岐命令コ
ードを示す部分であυ、１ｂは各ページ内の分岐するア
ドレスを示すアドレス部であり、１ｃの２ビツトに依シ
現ページを含めて前後の３ページの中の１ページを示す
部分である。
ラム・カウンタを示す。１ａは本相対ページ分岐命令コ
ードを示す部分であυ、１ｂは各ページ内の分岐するア
ドレスを示すアドレス部であり、１ｃの２ビツトに依シ
現ページを含めて前後の３ページの中の１ページを示す
部分である。
相対ページ分岐命令コード部１ａが解読されると、アド
レス部１ｂがプログラム・カウンタのアドレス部２ｂＫ
書き込まれると同時に、１ｃの２ビツトにより前ページ
へ分岐する場合はページ部から１を減算し、現ページへ
分岐する場合は０を加減するか、以前の値を保持し、後
ページへ分岐する場合はページ部に１を加算する。
レス部１ｂがプログラム・カウンタのアドレス部２ｂＫ
書き込まれると同時に、１ｃの２ビツトにより前ページ
へ分岐する場合はページ部から１を減算し、現ページへ
分岐する場合は０を加減するか、以前の値を保持し、後
ページへ分岐する場合はページ部に１を加算する。
第４図がそれを説明する概念図である。図に示すように
現ページを含め前後３ページ内で分岐が可能であシブロ
グラムの自由度が高まる。
現ページを含め前後３ページ内で分岐が可能であシブロ
グラムの自由度が高まる。
第５図は本発明の相対ページ分岐命令を説明するプログ
ラム会カウンタ部のブロック図である。
ラム会カウンタ部のブロック図である。
命令コードが相対ページ分岐命令であると解読されると
プログラム・カウンタのページ部１ｏの値を制御信号の
に依って前ページの場合は１を減算し、現ページの場合
は０の加減算か、もしくは前の値を保持し、後ページの
場合は１を加算すると同時に命令コードのアドレス部の
データが伝送路１２を通シブログラムカウンタのアドレ
ス部１１へ伝えられ、書き込み信号によって該データが
書き込まれる。
プログラム・カウンタのページ部１ｏの値を制御信号の
に依って前ページの場合は１を減算し、現ページの場合
は０の加減算か、もしくは前の値を保持し、後ページの
場合は１を加算すると同時に命令コードのアドレス部の
データが伝送路１２を通シブログラムカウンタのアドレ
ス部１１へ伝えられ、書き込み信号によって該データが
書き込まれる。
第６図（ａ）、 （ｂ）、 （ｃ）はそれぞれ、ページ
内分岐命令、相対分岐命令、相対ページ分岐命令の処理
動作のタイミングを示す図である。ページ内分岐命令は
最初のサイクルで命令を解読し、次のサイクルでアドレ
スデータをプログラム争カウンタのアドレス部へ書き込
む。相対分岐命令は最初のサイクルで命令を解読し、次
のサイクルでプログラムカウンタの値を演算部へ伝送す
る、第３サイクルで命令コードのアドレスデータと演算
を行なう。
内分岐命令、相対分岐命令、相対ページ分岐命令の処理
動作のタイミングを示す図である。ページ内分岐命令は
最初のサイクルで命令を解読し、次のサイクルでアドレ
スデータをプログラム争カウンタのアドレス部へ書き込
む。相対分岐命令は最初のサイクルで命令を解読し、次
のサイクルでプログラムカウンタの値を演算部へ伝送す
る、第３サイクルで命令コードのアドレスデータと演算
を行なう。
第４サイクルで分岐先のデータをプログラム・カウンタ
に書き込む。相対ページ分岐命令は最初のサイクルで命
令を解読し、第２サイクルでプログラム争カウンタのペ
ージ部内で＋１．０．−１の演算と同時にプログラム・
カウンタのアドレス部へ命令コードのアドレス・データ
を書き込む。すなわち処理時間は従来のページ内分岐命
令と同じく短かい。
に書き込む。相対ページ分岐命令は最初のサイクルで命
令を解読し、第２サイクルでプログラム争カウンタのペ
ージ部内で＋１．０．−１の演算と同時にプログラム・
カウンタのアドレス部へ命令コードのアドレス・データ
を書き込む。すなわち処理時間は従来のページ内分岐命
令と同じく短かい。
第５図のプログラム・カウンタのページ部１゜の最下位
部とアドレス部１１の最上位部を示すブロック図が第７
図である。分岐命令で々い命令時のプログラム・カウン
タの動作は命令を実行する毎に＋１値が増加する。加算
回路１５の加算出方信号と伝送路２１から送られるデー
タを切換信号２６に依り、どちらかを選択する切換回路
が１８であｐ１本分岐命令時に伝送路からのデータ２１
を選択し、他の場合は加算回路１５の加算出力を選択す
る。切換回路１８に依って選択された信号はラッチ回路
１７−１が書き換えられるまで保持される。ラッチ回路
１７−１の出力は加算回路１５に加えられ前段の桁上げ
信号２０と加算される、桁上げが有る場合はＯＲゲート
２７に伝えられる。
部とアドレス部１１の最上位部を示すブロック図が第７
図である。分岐命令で々い命令時のプログラム・カウン
タの動作は命令を実行する毎に＋１値が増加する。加算
回路１５の加算出方信号と伝送路２１から送られるデー
タを切換信号２６に依り、どちらかを選択する切換回路
が１８であｐ１本分岐命令時に伝送路からのデータ２１
を選択し、他の場合は加算回路１５の加算出力を選択す
る。切換回路１８に依って選択された信号はラッチ回路
１７−１が書き換えられるまで保持される。ラッチ回路
１７−１の出力は加算回路１５に加えられ前段の桁上げ
信号２０と加算される、桁上げが有る場合はＯＲゲート
２７に伝えられる。
制御信号２５はアドレス部１１からの桁上げ信号を無視
しページ部１０だけの加減算動作を制御する。ＡＮＤゲ
ート１６はＯＲゲート２７の出力を無視し、加減算動作
を禁止させる制御信号２５で制御される。加減算回路１
４はラッチ回路１７−２の出力と桁上げ７桁下げ信号に
相等するＡＮＤゲート１６の出力を入力とし加減算制御
信号２３に依って加算又は減算が行なわれる。加減算の
結果はラッチ回路１７−２に入力され、桁上げ７桁下げ
信号２２は後段に伝達される。
しページ部１０だけの加減算動作を制御する。ＡＮＤゲ
ート１６はＯＲゲート２７の出力を無視し、加減算動作
を禁止させる制御信号２５で制御される。加減算回路１
４はラッチ回路１７−２の出力と桁上げ７桁下げ信号に
相等するＡＮＤゲート１６の出力を入力とし加減算制御
信号２３に依って加算又は減算が行なわれる。加減算の
結果はラッチ回路１７−２に入力され、桁上げ７桁下げ
信号２２は後段に伝達される。
本発明の相対ページ分岐命令の動作を第７図で説明する
。
。
命令コードを解読し、相対ページ分岐命令と判断される
と、プログラム・カウンタのアドレス部１１は切換信号
２６が出力され、それまで選択されていた加算回路１５
の出力が切断され、伝送路２１から送られて来る命令コ
ードのアドレス部データを選択回路１８に依って選択し
、ランチ回路１７−１に出力される。プログラム・カウ
ンタのページ部１０は桁上禁止信号２５が出力されアド
レス部からの桁上信号がＯＲゲート２７で禁止される。
と、プログラム・カウンタのアドレス部１１は切換信号
２６が出力され、それまで選択されていた加算回路１５
の出力が切断され、伝送路２１から送られて来る命令コ
ードのアドレス部データを選択回路１８に依って選択し
、ランチ回路１７−１に出力される。プログラム・カウ
ンタのページ部１０は桁上禁止信号２５が出力されアド
レス部からの桁上信号がＯＲゲート２７で禁止される。
更に命令コードのページ部の＋１．Ｏ，−１を指示する
部分（第３図のｌｃ）により＋１動作の場合は制御信号
２４が出力されＡＮＤゲート１６は”１′′となる。加
減算制御信号２３も同時に出力され加減算回路１４でペ
ージ部のみで＋１された値がラッチ回路１７−２に出力
される。ページ部の一１動作の場合は制御信号２４及び
２５は同じであり、加減制御信号２３が減算を指示し加
減算回路１４でページ部のみで−１された値がラッチ回
路１７−２に出力される。ページ部の値が変らない場合
は制御信号２４にてＡＮＤゲート１６の出力を”Ｏ゛と
制御し、加減算を行なえばページ部の値は変らない。以
上の動作で本発明の相対ページ分岐が行なえる。本発明
のページ部における加減算回路１４はプログラム・カウ
ンタに内蔵する加算回路に簡単な桁下げ回路を付加する
だけで実現出来る。
部分（第３図のｌｃ）により＋１動作の場合は制御信号
２４が出力されＡＮＤゲート１６は”１′′となる。加
減算制御信号２３も同時に出力され加減算回路１４でペ
ージ部のみで＋１された値がラッチ回路１７−２に出力
される。ページ部の一１動作の場合は制御信号２４及び
２５は同じであり、加減制御信号２３が減算を指示し加
減算回路１４でページ部のみで−１された値がラッチ回
路１７−２に出力される。ページ部の値が変らない場合
は制御信号２４にてＡＮＤゲート１６の出力を”Ｏ゛と
制御し、加減算を行なえばページ部の値は変らない。以
上の動作で本発明の相対ページ分岐が行なえる。本発明
のページ部における加減算回路１４はプログラム・カウ
ンタに内蔵する加算回路に簡単な桁下げ回路を付加する
だけで実現出来る。
第８図は第７図の加減算回路１４と加算回路１５の一実
施例を論理回路で示し前記２つの回路で共通な部分は同
一番号とし合せて説明を行なう。
施例を論理回路で示し前記２つの回路で共通な部分は同
一番号とし合せて説明を行なう。
ＡＮＤゲート３０及び３１は前段の桁上げ（又は桁下げ
）信号と演算入力が不一致の場合に′１“を出力するよ
うに接続し、前記ＡＮＤゲート３０及び３１はＯＲゲー
ト３２に接続されている。従ってＯＲゲート３２の出力
は加減算結果を表られす。ＡＮＤゲート３３は桁上げを
検出する信号で前段の桁上げ信号と演算入力が接続され
ている。
）信号と演算入力が不一致の場合に′１“を出力するよ
うに接続し、前記ＡＮＤゲート３０及び３１はＯＲゲー
ト３２に接続されている。従ってＯＲゲート３２の出力
は加減算結果を表られす。ＡＮＤゲート３３は桁上げを
検出する信号で前段の桁上げ信号と演算入力が接続され
ている。
ＡＮＤゲート３４は減算時の桁下げ検出回路、ＡＮＤゲ
ート３５は加算時の桁上げ検出回路であり、ＡＮＤゲー
ト３４及び３５はＯＲゲート３６に接続され該出力は桁
上げ及び桁下げ信号を出力する。ところで本発明の加減
算回路は特別の回路を必要としないすなわちプログラム
・カウンタは加算回路を内蔵しているので、該プログラ
ム・カウンタに簡単な回路を付加するのみで加減算回路
を構成出来る。
ート３５は加算時の桁上げ検出回路であり、ＡＮＤゲー
ト３４及び３５はＯＲゲート３６に接続され該出力は桁
上げ及び桁下げ信号を出力する。ところで本発明の加減
算回路は特別の回路を必要としないすなわちプログラム
・カウンタは加算回路を内蔵しているので、該プログラ
ム・カウンタに簡単な回路を付加するのみで加減算回路
を構成出来る。
本発明の相対ページ分岐は従来のプログラム・カウンタ
に簡単な回路を付加する事で従来のページ内分岐の欠点
であった分岐の自由度を高め、従来の相対分岐の処理時
間が長い欠点を補ない、従来のそれぞれの長所を合せ持
つ分岐処理が可能である。従って回路構成が極めて簡単
であるから論理回路の集積化にとって極めて有効であｐ
ｌ プログラム開発においても、使用頻度の非常に高い
分岐命令の自由度が高まる為にプログラム作成が容易と
なる、従って本発明の有効性は極めて高い。
に簡単な回路を付加する事で従来のページ内分岐の欠点
であった分岐の自由度を高め、従来の相対分岐の処理時
間が長い欠点を補ない、従来のそれぞれの長所を合せ持
つ分岐処理が可能である。従って回路構成が極めて簡単
であるから論理回路の集積化にとって極めて有効であｐ
ｌ プログラム開発においても、使用頻度の非常に高い
分岐命令の自由度が高まる為にプログラム作成が容易と
なる、従って本発明の有効性は極めて高い。
本発明の一実施例として説明したページの相対値を＋１
．０．−１としたが＋２又は−２の値で修飾する事も可
能であシ、その場合最下位から２番目のビットに桁上げ
又は桁下げ信号を入力する事で実現が出来る。更に、本
実施例のプログラム・カウンタは演算回路を使用した２
進カウンタであるがシフトカウンタの場合、値を相対的
に修飾することはシフト方向を制御する事で実現出来る
。
．０．−１としたが＋２又は−２の値で修飾する事も可
能であシ、その場合最下位から２番目のビットに桁上げ
又は桁下げ信号を入力する事で実現が出来る。更に、本
実施例のプログラム・カウンタは演算回路を使用した２
進カウンタであるがシフトカウンタの場合、値を相対的
に修飾することはシフト方向を制御する事で実現出来る
。
すなわちプログラム・カウンタのカウント動作に応じた
制御を行なえはカウンタの種類は問わない。
制御を行なえはカウンタの種類は問わない。
第１図は従来例における命令コードとプログラム・アド
レスの説明図、第゛２図は従来例を説明する概念図、第
３図は本発明の実施例における命令コードとプログラム
・アドレスの説明図、第４図は本発明の詳細な説明する
概念図、第５図は本発明の実施例のブロック図、第６図
（ａ）〜（ｃ）は従来例及び本発明の実施例の処理タイ
ミングを表られす説明図、第７図は本発明の実施例の一
部の詳細図、第８図は本発明の実施例の中の加減算回路
の論理回路図を示す。 第１ 凹 草２ 図 単３ 閉 梁４図 奉５ 図 蒸６ 図
レスの説明図、第゛２図は従来例を説明する概念図、第
３図は本発明の実施例における命令コードとプログラム
・アドレスの説明図、第４図は本発明の詳細な説明する
概念図、第５図は本発明の実施例のブロック図、第６図
（ａ）〜（ｃ）は従来例及び本発明の実施例の処理タイ
ミングを表られす説明図、第７図は本発明の実施例の一
部の詳細図、第８図は本発明の実施例の中の加減算回路
の論理回路図を示す。 第１ 凹 草２ 図 単３ 閉 梁４図 奉５ 図 蒸６ 図
Claims (1)
- 処理手順である命令語の集合体が格納されたプログラム
・メモリと、該プログラム・メモリの実行位置を指定す
るプログラム・カウンタにより所定の命令語を取り出し
、前記命令語を解読し、命令語に対応する処理を行なう
データ処理装置において、前記プログラム・メモリを複
数個の小ブロックに分割し、前記プログラム・カウンタ
を前記小ブロツク内のアドレスに対応する下位カウンタ
部と、前記小ブロックの番号に対応する上位カウンタ部
に分割し、特定の分岐命令語を解読して実行する際、命
令語中の前記下位カウンタのビット長に対応ず不ビット
長のデータを下位カウンタに転送する手段と、前記転送
データとは異なる命令語中のデータに基き、前記上位カ
ウンタを命令語の存在する小ブロックからの相対位置に
対応する値に修飾する手段とを有することを特徴とする
分岐制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121595A JPS5911451A (ja) | 1982-07-13 | 1982-07-13 | 分岐制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121595A JPS5911451A (ja) | 1982-07-13 | 1982-07-13 | 分岐制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911451A true JPS5911451A (ja) | 1984-01-21 |
| JPS631622B2 JPS631622B2 (ja) | 1988-01-13 |
Family
ID=14815139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121595A Granted JPS5911451A (ja) | 1982-07-13 | 1982-07-13 | 分岐制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911451A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2026201A1 (en) * | 2007-08-10 | 2009-02-18 | Cortus S.A. | Processor branch instruction encoding |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5788244U (ja) * | 1980-11-19 | 1982-05-31 | ||
| JPS57193841A (en) * | 1981-05-22 | 1982-11-29 | Hitachi Ltd | Program counter circuit |
-
1982
- 1982-07-13 JP JP57121595A patent/JPS5911451A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5788244U (ja) * | 1980-11-19 | 1982-05-31 | ||
| JPS57193841A (en) * | 1981-05-22 | 1982-11-29 | Hitachi Ltd | Program counter circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2026201A1 (en) * | 2007-08-10 | 2009-02-18 | Cortus S.A. | Processor branch instruction encoding |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS631622B2 (ja) | 1988-01-13 |
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