JPS631622B2 - - Google Patents
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- JPS631622B2 JPS631622B2 JP57121595A JP12159582A JPS631622B2 JP S631622 B2 JPS631622 B2 JP S631622B2 JP 57121595 A JP57121595 A JP 57121595A JP 12159582 A JP12159582 A JP 12159582A JP S631622 B2 JPS631622 B2 JP S631622B2
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- circuit
- page
- addition
- subtraction
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/324—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address using program counter relative addressing
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/321—Program or instruction counter, e.g. incrementing
-
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は電子計算機のプログラムにおいて最も
使用頻度の高い分岐命令に関するものである。
使用頻度の高い分岐命令に関するものである。
電子計算機のプログラムにおいて効率的プログ
ラムを作成する為に共通の制御を行なえる部分は
同じ処理を行ない、異なる制御を必要とする部分
はそれぞれに分岐し異なる処理を行なう手法や、
同じ処理を何度も繰り返し行なうループ処理手法
がある。前記２つの手法は電子計算機のプログラ
ムを作成する場合、最も有効でかつ良く使われる
手法であり、その場合に分岐命令が多用される。
従つて分岐命令の機能が電子計算機の機能を左右
すると言つても過言ではない。分岐命令の中にプ
ログラム・メモリの全番地に自由に分岐する命令
や、限られた範囲内で分岐する命令がある。前者
は分岐先の制約が無いが命令コードが複数語必要
で有り、プログラム効率が悪い。後者は分岐先の
制約は有るが命令コードが一般には一語で良くプ
ログラム効率は良いと云う特徴が有る。
ラムを作成する為に共通の制御を行なえる部分は
同じ処理を行ない、異なる制御を必要とする部分
はそれぞれに分岐し異なる処理を行なう手法や、
同じ処理を何度も繰り返し行なうループ処理手法
がある。前記２つの手法は電子計算機のプログラ
ムを作成する場合、最も有効でかつ良く使われる
手法であり、その場合に分岐命令が多用される。
従つて分岐命令の機能が電子計算機の機能を左右
すると言つても過言ではない。分岐命令の中にプ
ログラム・メモリの全番地に自由に分岐する命令
や、限られた範囲内で分岐する命令がある。前者
は分岐先の制約が無いが命令コードが複数語必要
で有り、プログラム効率が悪い。後者は分岐先の
制約は有るが命令コードが一般には一語で良くプ
ログラム効率は良いと云う特徴が有る。
プログラム・メモリの広い範囲で分岐する頻度
は比較的少なく狭い範囲で分岐する場合が圧倒的
に多く、従つて後者の分岐命令の機能が非常に重
要である。
は比較的少なく狭い範囲で分岐する場合が圧倒的
に多く、従つて後者の分岐命令の機能が非常に重
要である。
従来から行なわれている分岐範囲が限られた分
岐命令の１つにページ内分岐命令が有る。すなわ
ちプログラム・メモリ番地を複数の小ブロツクに
分け、各ブロツクは同数の連続するアドレスで構
成されている。該小ブロツクをページと呼ぶ、該
ページ内分岐命令は現在のページ内の各アドレス
へ分岐する命令であり、ページ外への分岐は不可
能である。
岐命令の１つにページ内分岐命令が有る。すなわ
ちプログラム・メモリ番地を複数の小ブロツクに
分け、各ブロツクは同数の連続するアドレスで構
成されている。該小ブロツクをページと呼ぶ、該
ページ内分岐命令は現在のページ内の各アドレス
へ分岐する命令であり、ページ外への分岐は不可
能である。
第１図は該ページ内分岐命令の命令コード及び
プログラムカウンタを示す。１ａは命令コードの
ページ内分岐命令を示す部分であり、電子計算機
が命令部１ａを解読すると命令コードのアドレス
データ部１ｂがプログラムカウンタのアドレス部
２ｂへ書き込まれる。プログラム・カウンタのペ
ージ部２ａは変らない。アドレスデータ部１ｂは
本説明では６ビツトであるから64通りの分岐が出
来るが物理的アドレスが隣であつてもページが異
なる為に分岐出来ない場合がある。第２図がそれ
を説明する図である。
プログラムカウンタを示す。１ａは命令コードの
ページ内分岐命令を示す部分であり、電子計算機
が命令部１ａを解読すると命令コードのアドレス
データ部１ｂがプログラムカウンタのアドレス部
２ｂへ書き込まれる。プログラム・カウンタのペ
ージ部２ａは変らない。アドレスデータ部１ｂは
本説明では６ビツトであるから64通りの分岐が出
来るが物理的アドレスが隣であつてもページが異
なる為に分岐出来ない場合がある。第２図がそれ
を説明する図である。
プログラム・メモリ３のＫページ・０アドレス
と仮定する。現アドレスの隣りである（Ｋ―１）
ページ・63アドレスへの分岐は不可能である。す
なわちたとえ隣のアドレスであつてもページが異
なれば分岐不可能であり、プログラム作成の非常
な障害となつている。
と仮定する。現アドレスの隣りである（Ｋ―１）
ページ・63アドレスへの分岐は不可能である。す
なわちたとえ隣のアドレスであつてもページが異
なれば分岐不可能であり、プログラム作成の非常
な障害となつている。
前記ページ内分岐の欠点を補なう命令として現
在のアドレスから前後方向へ、何アドレス離れた
アドレスに分岐するか指定する相対分岐命令が有
る。該分岐命令を一般に相対分岐命令と呼んでい
る該相対分岐命令はページの制約はないが、反
面、現アドレスとオフセツト値との演算を演算回
路で行なう為に該データを演算部へ転送、演算及
び演算結果をプログラム・カウンタに書き込む処
理が必要で処理時間が長いと云う欠点がある。処
理時間を短縮する為にプログラム・カウンタに専
用の演算回路を付加する事で前記欠点は解消する
がプログラム・カウンタが複雑となり、論理回路
の集積化にとつて大きな障害となる。
在のアドレスから前後方向へ、何アドレス離れた
アドレスに分岐するか指定する相対分岐命令が有
る。該分岐命令を一般に相対分岐命令と呼んでい
る該相対分岐命令はページの制約はないが、反
面、現アドレスとオフセツト値との演算を演算回
路で行なう為に該データを演算部へ転送、演算及
び演算結果をプログラム・カウンタに書き込む処
理が必要で処理時間が長いと云う欠点がある。処
理時間を短縮する為にプログラム・カウンタに専
用の演算回路を付加する事で前記欠点は解消する
がプログラム・カウンタが複雑となり、論理回路
の集積化にとつて大きな障害となる。
本発明の目的は従来のページ内分岐命令及び相
対分岐命令の欠点に鑑み、それぞれの長所を相持
つた分岐制御方式を提供することにある。
対分岐命令の欠点に鑑み、それぞれの長所を相持
つた分岐制御方式を提供することにある。
本発明によれば処理手順である命令語の集合体
が格納されたプログラム・メモリと、該プログラ
ム・メモリの実行位置を指定するプログラム・カ
ウンタにより所定の命令語を取り出し、上記命令
語を解読し、命令語に対応する処理を行なうデー
タ処理装置において、上記プログラム・メモリを
複数個の小ブロツクに分割し、上記プログラム・
カウンタを前記小ブロツク内のアドレスに対応す
る下位カウンタ部と、前記小ブロツクの番号に対
応する上位カウンタ部に分割し、特定の分岐命令
語を解読して実行する際、命令語中の前記下位カ
ウンタのビツト長に対応するビツト長のデータを
下位カウンタに転送する手段と、上記転送データ
とは異なる命令語中のデータに基き、上記上位カ
ウンタを命令語の存在する小ブロツクからの相対
位置に対応する値に修飾する手段とを有する分岐
制御方式が得られる。
が格納されたプログラム・メモリと、該プログラ
ム・メモリの実行位置を指定するプログラム・カ
ウンタにより所定の命令語を取り出し、上記命令
語を解読し、命令語に対応する処理を行なうデー
タ処理装置において、上記プログラム・メモリを
複数個の小ブロツクに分割し、上記プログラム・
カウンタを前記小ブロツク内のアドレスに対応す
る下位カウンタ部と、前記小ブロツクの番号に対
応する上位カウンタ部に分割し、特定の分岐命令
語を解読して実行する際、命令語中の前記下位カ
ウンタのビツト長に対応するビツト長のデータを
下位カウンタに転送する手段と、上記転送データ
とは異なる命令語中のデータに基き、上記上位カ
ウンタを命令語の存在する小ブロツクからの相対
位置に対応する値に修飾する手段とを有する分岐
制御方式が得られる。
次に本発明について説明する。
以下の説明では分岐命令は現ページを含めて前
後の３ページ間の各アドレスへ分岐可能な相対ペ
ージ分岐命令である。
後の３ページ間の各アドレスへ分岐可能な相対ペ
ージ分岐命令である。
第３図に本発明の説明における分岐命令コード
とプログラム・カウンタを示す。１ａは本相対ペ
ージ分岐命令コードを示す部分であり、１ｂは各
ページ内の分岐するアドレスを示すアドレス部で
あり、１ｃの２ビツトに依り現ページを含めて前
後の３ページの中の１ページを示す部分である。
相対ページ分岐命令コード部１ａが解読される
と、アドレス部１ｂがプログラム・カウンタのア
ドレス部２ｂに書き込まれると同時に、１ｃの２
ビツトにより前ページへ分岐する場合はページ部
から１を減算し、現ページへ分岐する場合は０を
加減するか、以前の値を保持し、後ページへ分岐
する場合はページ部に１を加算する。
とプログラム・カウンタを示す。１ａは本相対ペ
ージ分岐命令コードを示す部分であり、１ｂは各
ページ内の分岐するアドレスを示すアドレス部で
あり、１ｃの２ビツトに依り現ページを含めて前
後の３ページの中の１ページを示す部分である。
相対ページ分岐命令コード部１ａが解読される
と、アドレス部１ｂがプログラム・カウンタのア
ドレス部２ｂに書き込まれると同時に、１ｃの２
ビツトにより前ページへ分岐する場合はページ部
から１を減算し、現ページへ分岐する場合は０を
加減するか、以前の値を保持し、後ページへ分岐
する場合はページ部に１を加算する。
第４図がそれを説明する概念図である。図に示
すように現ページを含め前後３ページ内で分岐が
可能でありプログラムの自由度が高まる。
すように現ページを含め前後３ページ内で分岐が
可能でありプログラムの自由度が高まる。
第５図は本発明の相対ページ分岐命令を説明す
るプログラム・カウンタ部のブロツク図である。
るプログラム・カウンタ部のブロツク図である。
命令コードが相対ページ分岐命令であると解読
されるとプログラム・カウンタのページ部１０の
値を制御信号に依つて前ページの場合は１を減
算し、現ページの場合は０の加減算か、もしくは
前の値を保持し、後ページの場合は１を加算する
と同時に命令コードのアドレス部のデータが伝送
路１２を通りプログラムカウンタのアドレス部１
１へ伝えられ、書き込み信号によつて該データが
書き込まれる。
されるとプログラム・カウンタのページ部１０の
値を制御信号に依つて前ページの場合は１を減
算し、現ページの場合は０の加減算か、もしくは
前の値を保持し、後ページの場合は１を加算する
と同時に命令コードのアドレス部のデータが伝送
路１２を通りプログラムカウンタのアドレス部１
１へ伝えられ、書き込み信号によつて該データが
書き込まれる。
第６図ａ，ｂ，ｃはそれぞれ、ページ内分岐命
令、相対分岐命令、相対ページ分岐命令の処理動
作のタイミングを示す図である。ページ内分岐命
令は最初のサイクルで命令を解読し、次のサイク
ルでアドレスデータをプログラム・カウンタのア
ドレス部へ書き込む。相対分岐命令は最初のサイ
クルで命令を解読し、次のサイクルでプログラム
カウンタの値を演算部へ伝送する、第３サイクル
で命令コードのアドレスデータと演算を行なう。
第４サイクルで分岐先のデータをプログラム・カ
ウンタに書き込む。相対ページ分岐命令は最初の
サイクルで命令を解読し、第２サイクルでプログ
ラム・カウンタのページ部内で＋１，０，−１の
演算と同時にプログラム・カウンタのアドレス部
へ命令コードのアドレス・データを書き込む。す
なわち処理時間は従来のページ内分岐命令と同じ
く短かい。
令、相対分岐命令、相対ページ分岐命令の処理動
作のタイミングを示す図である。ページ内分岐命
令は最初のサイクルで命令を解読し、次のサイク
ルでアドレスデータをプログラム・カウンタのア
ドレス部へ書き込む。相対分岐命令は最初のサイ
クルで命令を解読し、次のサイクルでプログラム
カウンタの値を演算部へ伝送する、第３サイクル
で命令コードのアドレスデータと演算を行なう。
第４サイクルで分岐先のデータをプログラム・カ
ウンタに書き込む。相対ページ分岐命令は最初の
サイクルで命令を解読し、第２サイクルでプログ
ラム・カウンタのページ部内で＋１，０，−１の
演算と同時にプログラム・カウンタのアドレス部
へ命令コードのアドレス・データを書き込む。す
なわち処理時間は従来のページ内分岐命令と同じ
く短かい。
第５図のプログラム・カウンタのページ部１０
の最下位部とアドレス部１１の最上位部を示すブ
ロツク図が第７図である。分岐命令でない命令時
のプログラム・カウンタの動作は命令を実行する
毎に＋１値が増加する。加算回路１５の加算出力
信号と伝送路２１から送られるデータを切換信号
２６に依り、どちらかを選択する切換回路が１８
であり、本分岐命令時に伝送路からのデータ２１
を選択し、他の場合は加算回路１５の加算出力を
選択する。切換回路１８に依つて選択された信号
はラツチ回路１７―１が書き換えられるまで保持
される。ラツチ回路１７―１の出力は加算回路１
５に加えられ前段の桁上げ信号２０と加算され
る、桁上げが有る場合はORゲート２７に伝えら
れる。制御信号２５はアドレス部１１からの桁上
げ信号を無視しページ部１０だけの加減算動作を
制御する。ANDゲート１６はORゲート２７の出
力を無視し、加減算動作を禁止させる制御信号２
５で制御される。加減算回路１４はラツチ回路１
７―２の出力と桁上げ／桁下げ信号に相等する
ANDゲート１６の出力を入力とし加減算制御信
号２３に依つて加算又は減算が行なわれる。加減
算の結果はラツチ回路１７―２に入力され、桁上
げ／桁下げ信号２２は後段に伝達される。
の最下位部とアドレス部１１の最上位部を示すブ
ロツク図が第７図である。分岐命令でない命令時
のプログラム・カウンタの動作は命令を実行する
毎に＋１値が増加する。加算回路１５の加算出力
信号と伝送路２１から送られるデータを切換信号
２６に依り、どちらかを選択する切換回路が１８
であり、本分岐命令時に伝送路からのデータ２１
を選択し、他の場合は加算回路１５の加算出力を
選択する。切換回路１８に依つて選択された信号
はラツチ回路１７―１が書き換えられるまで保持
される。ラツチ回路１７―１の出力は加算回路１
５に加えられ前段の桁上げ信号２０と加算され
る、桁上げが有る場合はORゲート２７に伝えら
れる。制御信号２５はアドレス部１１からの桁上
げ信号を無視しページ部１０だけの加減算動作を
制御する。ANDゲート１６はORゲート２７の出
力を無視し、加減算動作を禁止させる制御信号２
５で制御される。加減算回路１４はラツチ回路１
７―２の出力と桁上げ／桁下げ信号に相等する
ANDゲート１６の出力を入力とし加減算制御信
号２３に依つて加算又は減算が行なわれる。加減
算の結果はラツチ回路１７―２に入力され、桁上
げ／桁下げ信号２２は後段に伝達される。
本発明の相対ページ分岐命令の動作を第７図で
説明する。
説明する。
命令コードを解読し、相対ページ分岐命令と判
断されると、プログラム・カウンタのアドレス部
１１は切換信号２６が出力され、それまで選択さ
れていた加算回路１５の出力が切断され、伝送路
２１から送られて来る命令コードのアドレス部デ
ータを選択回路１８に依つて選択し、ラツチ回路
１７―１に出力される。プログラム・カウンタの
ページ部１０は桁上禁止信号２５が出力されアド
レス部からの桁上信号がORゲート２７で禁止さ
れる。更に命令コードのページ部の＋１，０，−
１を指示する部分（第３図の１ｃ）により＋１動
作の場合は制御信号２４が出力されANDゲート
１６は“１”となる。加減算制御信号２３も同時
に出力され加減算回路１４でページ部のみで＋１
された値がラツチ回路１７―２に出力される。ペ
ージ部の−１動作の場合は制御信号２４及び２５
は同じであり、加減制御信号２３が減算を指示し
加減算回路１４でページ部のみで−１された値が
ラツチ回路１７―２に出力される。ページ部の値
が変らない場合は制御信号２４にてANDゲート
１６の出力を“０”と制御し、加減算を行なえば
ページ部の値は変らない。以上の動作で本発明の
相対ページ分岐が行なえる。本発明のページ部に
おける加減算回路１４はプログラム・カウンタに
内蔵する加算回路に簡単な桁下げ回路を付加する
だけで実現出来る。
断されると、プログラム・カウンタのアドレス部
１１は切換信号２６が出力され、それまで選択さ
れていた加算回路１５の出力が切断され、伝送路
２１から送られて来る命令コードのアドレス部デ
ータを選択回路１８に依つて選択し、ラツチ回路
１７―１に出力される。プログラム・カウンタの
ページ部１０は桁上禁止信号２５が出力されアド
レス部からの桁上信号がORゲート２７で禁止さ
れる。更に命令コードのページ部の＋１，０，−
１を指示する部分（第３図の１ｃ）により＋１動
作の場合は制御信号２４が出力されANDゲート
１６は“１”となる。加減算制御信号２３も同時
に出力され加減算回路１４でページ部のみで＋１
された値がラツチ回路１７―２に出力される。ペ
ージ部の−１動作の場合は制御信号２４及び２５
は同じであり、加減制御信号２３が減算を指示し
加減算回路１４でページ部のみで−１された値が
ラツチ回路１７―２に出力される。ページ部の値
が変らない場合は制御信号２４にてANDゲート
１６の出力を“０”と制御し、加減算を行なえば
ページ部の値は変らない。以上の動作で本発明の
相対ページ分岐が行なえる。本発明のページ部に
おける加減算回路１４はプログラム・カウンタに
内蔵する加算回路に簡単な桁下げ回路を付加する
だけで実現出来る。
第８図は第７図の加減算回路１４と加算回路１
５の一実施例を論理回路で示し前記２つの回路で
共通な部分は同一番号とし合せて説明を行なう。
ANDゲート３０及び３１は前段の桁上げ（又は
桁下げ）信号と演算入力が不一致の場合に“１”
を出力するように接続し、前記ANDゲート３０
及び３１はORゲート３２に接続されている。従
つてORゲート３２の出力は加減算結果を表らわ
す。ANDゲート３３は桁上げを検出する信号で
前段の桁上げ信号と演算入力が接続されている。
ANDゲート３４は減算時の桁下げ検出回路、
ANDゲート３５は加算時の桁上げ検出回路であ
り、ANDゲート３４及び３５はORゲート３６に
接続され該出力は桁上げ及び桁下げ信号を出力す
る。ところで本発明の加減算回路は特別の回路を
必要としないすなわちプログラム・カウンタは加
算回路を内蔵しているので、該プログラム・カウ
ンタに簡単な回路を付加するのみで加減算回路を
構成出来る。
５の一実施例を論理回路で示し前記２つの回路で
共通な部分は同一番号とし合せて説明を行なう。
ANDゲート３０及び３１は前段の桁上げ（又は
桁下げ）信号と演算入力が不一致の場合に“１”
を出力するように接続し、前記ANDゲート３０
及び３１はORゲート３２に接続されている。従
つてORゲート３２の出力は加減算結果を表らわ
す。ANDゲート３３は桁上げを検出する信号で
前段の桁上げ信号と演算入力が接続されている。
ANDゲート３４は減算時の桁下げ検出回路、
ANDゲート３５は加算時の桁上げ検出回路であ
り、ANDゲート３４及び３５はORゲート３６に
接続され該出力は桁上げ及び桁下げ信号を出力す
る。ところで本発明の加減算回路は特別の回路を
必要としないすなわちプログラム・カウンタは加
算回路を内蔵しているので、該プログラム・カウ
ンタに簡単な回路を付加するのみで加減算回路を
構成出来る。
本発明の相対ページ分岐は従来のプログラム・
カウンタに簡単な回路を付加する事で従来のペー
ジ内分岐の欠点であつた分岐の自由度を高め、従
来の相対分岐の処理時間が長い欠点を補ない、従
来のそれぞれの長所を合せ持つ分岐処理が可能で
ある。従つて回路構成が極めて簡単であるから論
理回路の集積化にとつて極めて有効であり、プロ
グラム開発においても、使用頻度の非常に高い分
岐命令の自由度が高まる為にプログラム作成が容
易となる、従つて本発明の有効性は極めて高い。
カウンタに簡単な回路を付加する事で従来のペー
ジ内分岐の欠点であつた分岐の自由度を高め、従
来の相対分岐の処理時間が長い欠点を補ない、従
来のそれぞれの長所を合せ持つ分岐処理が可能で
ある。従つて回路構成が極めて簡単であるから論
理回路の集積化にとつて極めて有効であり、プロ
グラム開発においても、使用頻度の非常に高い分
岐命令の自由度が高まる為にプログラム作成が容
易となる、従つて本発明の有効性は極めて高い。
本発明の一実施例として説明したページの相対
値を＋１，０，−１としたが＋２又は−２の値で
修飾する事も可能であり、その場合最下位から２
番目のビツトに桁上げ又は桁下げ信号を入力する
事で実現が出来る。更に、本実施例のプログラ
ム・カウンタは演算回路を使用した２進カウンタ
であるがシフトカウンタの場合、値を相対的に修
飾することはシフト方向を制御する事で実現出来
る。
値を＋１，０，−１としたが＋２又は−２の値で
修飾する事も可能であり、その場合最下位から２
番目のビツトに桁上げ又は桁下げ信号を入力する
事で実現が出来る。更に、本実施例のプログラ
ム・カウンタは演算回路を使用した２進カウンタ
であるがシフトカウンタの場合、値を相対的に修
飾することはシフト方向を制御する事で実現出来
る。
すなわちプログラム・カウンタのカウント動作
に応じた制御を行なえばカウンタの種類は問わな
い。
に応じた制御を行なえばカウンタの種類は問わな
い。
第１図は従来例における命令コードとプログラ
ム・アドレスの説明図、第２図は従来例を説明す
る概念図、第３図は本発明の実施例における命令
コードとプログラム・アドレスの説明図、第４図
は本発明の実施例を説明する概念図、第５図は本
発明の実施例のブロツク図、第６図ａ〜ｃな従来
例及び本発明の実施例の処理タイミングを表らわ
す説明図、第７図は本発明の実施例の一部の詳細
図、第８図は本発明の実施例の中の加減算回路の
論理回路図を示す。
ム・アドレスの説明図、第２図は従来例を説明す
る概念図、第３図は本発明の実施例における命令
コードとプログラム・アドレスの説明図、第４図
は本発明の実施例を説明する概念図、第５図は本
発明の実施例のブロツク図、第６図ａ〜ｃな従来
例及び本発明の実施例の処理タイミングを表らわ
す説明図、第７図は本発明の実施例の一部の詳細
図、第８図は本発明の実施例の中の加減算回路の
論理回路図を示す。
Claims (1)
- １ ページ単位に分割されたプログラムメモリに
対して、上位カウンタ部でページを指定し、下位
カウンタ部でページ内のアドレスを指定するプロ
グラムカウンタを用いて分岐制御を行なう方式に
おいて、前記下位カウンタ部は加算回路、該加算
回路の出力データと外部から入力されるデータと
のいずれか一方を選択する選択回路および選択さ
れたデータを保持する第１のラツチ回路を有し、
前記上位カウンタ部は加減算回路および該加減算
回路の出力を保持する第２のラツチ回路を有し、
前記下位カウンタ部からのキヤリー信号をゲート
回路を介して前記上位カウンタ部の前記加減算回
路に入力し、非分岐時は前記ゲート回路を開いて
前記キヤリー信号を前記上位カウンタ部に印加で
きるようにして前記下位カウンタ部と前記上位カ
ウンタ部とで＋１づつ連続的に増加するアドレス
を生成し、分岐時は前記ゲート回路を閉じて前記
加減算回路に外部からキヤリーの有無を指定する
信号を与えるとともに加算および減算のいずれか
を指示し、ページ境界を越えた分岐動作を行なう
ことを特徴とする分岐制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121595A JPS5911451A (ja) | 1982-07-13 | 1982-07-13 | 分岐制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121595A JPS5911451A (ja) | 1982-07-13 | 1982-07-13 | 分岐制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911451A JPS5911451A (ja) | 1984-01-21 |
| JPS631622B2 true JPS631622B2 (ja) | 1988-01-13 |
Family
ID=14815139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121595A Granted JPS5911451A (ja) | 1982-07-13 | 1982-07-13 | 分岐制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911451A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2026201A1 (en) * | 2007-08-10 | 2009-02-18 | Cortus S.A. | Processor branch instruction encoding |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5788244U (ja) * | 1980-11-19 | 1982-05-31 | ||
| JPS57193841A (en) * | 1981-05-22 | 1982-11-29 | Hitachi Ltd | Program counter circuit |
-
1982
- 1982-07-13 JP JP57121595A patent/JPS5911451A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5911451A (ja) | 1984-01-21 |
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