JPS59114664A - マルチプロセツサによる情報処理方式 - Google Patents
マルチプロセツサによる情報処理方式Info
- Publication number
- JPS59114664A JPS59114664A JP57223037A JP22303782A JPS59114664A JP S59114664 A JPS59114664 A JP S59114664A JP 57223037 A JP57223037 A JP 57223037A JP 22303782 A JP22303782 A JP 22303782A JP S59114664 A JPS59114664 A JP S59114664A
- Authority
- JP
- Japan
- Prior art keywords
- contents
- processor
- timepiece
- significant digit
- information processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Multi Processors (AREA)
- Electric Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は情報処理装置におけるマルチプロセッサによる
情報処理方式に関し、特にタイムクロックの読出しに関
する。
情報処理方式に関し、特にタイムクロックの読出しに関
する。
（２）技術の背景
マルチプロセッサを有する情報処理装置の概略の構成が
第１図に示される。該装置は主たるプロセッサ（ＣＰＵ
） Ｉ Ｉ、従属するプロセッサ（ＩＰＵ）１２、記憶
装置（ＭＥＭ） １３ 、ＴＯＤ （タイムオブデート
）時計１６、および入出力装置（１０）１４および１５
等を具備する。主たるプロセッサ１１はシステムにおけ
る割込み監視、ＩＯ管理、および従属するプロセッサ１
２の管理を受は持つ。従属するプロセッサ１２は主に命
令（マクロ命令）の解析・処理を行う。上記のような装
置において、タイム監視（時分割動作における各ジョブ
の時間監視）を行う場合には、タイムクロックの管理は
主たるプロセッサ１１が司る。主たるプロセッサ１１は
インタバルタイマ（タスクごとの時間割当）およびＴＯ
Ｄ時計１６の更新を行う。
第１図に示される。該装置は主たるプロセッサ（ＣＰＵ
） Ｉ Ｉ、従属するプロセッサ（ＩＰＵ）１２、記憶
装置（ＭＥＭ） １３ 、ＴＯＤ （タイムオブデート
）時計１６、および入出力装置（１０）１４および１５
等を具備する。主たるプロセッサ１１はシステムにおけ
る割込み監視、ＩＯ管理、および従属するプロセッサ１
２の管理を受は持つ。従属するプロセッサ１２は主に命
令（マクロ命令）の解析・処理を行う。上記のような装
置において、タイム監視（時分割動作における各ジョブ
の時間監視）を行う場合には、タイムクロックの管理は
主たるプロセッサ１１が司る。主たるプロセッサ１１は
インタバルタイマ（タスクごとの時間割当）およびＴＯ
Ｄ時計１６の更新を行う。
（３）従来技術と問題点
ＴＯＤ時計１６を読出す場合には命令をもって行う。例
えば、５ＴＣＫ （５ＴＯＲＥ ＣＬＯＣＫすなわち、
ＴＯＤ時計の内容→ＭＳにセット）という命令がそれで
ある。従来、この命令処理は、上記のような構造の情報
処理装置では、主に従属するプロセッサ１２が行うため
に、クロック（ＴＯＤ時計）を読出す時に一旦従属する
プロセッサ１２を止めて（自身がＨＡＬＴ して）、そ
の旨主たるプロセッサ１１に通知する。第２図には上述
の５ＴＣＫ命令処理の流れ図が示される。主たるプロセ
ッサ１１はＴＯＤ時計１６の更新を行えないようにロッ
ク（ＬＯＣＫ） して、ＴＯＤ時計１６の内容を従属す
るプロセッサ１２に報告してから、ＴＯＤ時計１６更新
のロックをはずして、従属するプロセッサ１２をスター
ト（ＳＴＡＲＴ）させる。従属するプロセッサ１２は主
たるプロセッサ１１から報告されたＴＯＤ時計１６の内
容を主記憶装置（ＭＳ）（記憶装置１３に含まれる）ヘ
セットし、当該命令を終了する。
えば、５ＴＣＫ （５ＴＯＲＥ ＣＬＯＣＫすなわち、
ＴＯＤ時計の内容→ＭＳにセット）という命令がそれで
ある。従来、この命令処理は、上記のような構造の情報
処理装置では、主に従属するプロセッサ１２が行うため
に、クロック（ＴＯＤ時計）を読出す時に一旦従属する
プロセッサ１２を止めて（自身がＨＡＬＴ して）、そ
の旨主たるプロセッサ１１に通知する。第２図には上述
の５ＴＣＫ命令処理の流れ図が示される。主たるプロセ
ッサ１１はＴＯＤ時計１６の更新を行えないようにロッ
ク（ＬＯＣＫ） して、ＴＯＤ時計１６の内容を従属す
るプロセッサ１２に報告してから、ＴＯＤ時計１６更新
のロックをはずして、従属するプロセッサ１２をスター
ト（ＳＴＡＲＴ）させる。従属するプロセッサ１２は主
たるプロセッサ１１から報告されたＴＯＤ時計１６の内
容を主記憶装置（ＭＳ）（記憶装置１３に含まれる）ヘ
セットし、当該命令を終了する。
しかしながら第２図の流れ図に従う処理方式では、一旦
従属するプロセッサ１２自身をＨＡＬＴさせ、その旨主
たるプロセッサ１１へ通知し、その主たるプロセッサ１
１のサービスを待って再度スタートするという手間を経
なくてはならない。このことは、従属するプロセッサ１
２の動作を一時停止し、情報処理装置の処理速度を低下
させるという問題点を生ずる。
従属するプロセッサ１２自身をＨＡＬＴさせ、その旨主
たるプロセッサ１１へ通知し、その主たるプロセッサ１
１のサービスを待って再度スタートするという手間を経
なくてはならない。このことは、従属するプロセッサ１
２の動作を一時停止し、情報処理装置の処理速度を低下
させるという問題点を生ずる。
（４）発明の目的
本発明の目的は、前述の従来方式における問題点にかん
がみ、タイムクロックの内容を表示する記憶装置をアク
セス単位毎に等分割にし、最下位桁の状態によっては、
上位桁の読出し時期を遅らせるという着想に基づき、従
属するプロセッサを一旦停止させることなく、タイムク
ロックの内容を読出し、主記憶装置へ記憶できるように
し、情報処理装置の処理速度を向上することにある。
がみ、タイムクロックの内容を表示する記憶装置をアク
セス単位毎に等分割にし、最下位桁の状態によっては、
上位桁の読出し時期を遅らせるという着想に基づき、従
属するプロセッサを一旦停止させることなく、タイムク
ロックの内容を読出し、主記憶装置へ記憶できるように
し、情報処理装置の処理速度を向上することにある。
（５）発明の構成
本発明においては、主たるプロセッサおよび少なくとも
１個の核上たるプロセッサに従属するプロセッサからな
る情報処理装置のマルチプロセッサによる情報処理方式
において、前記主たるプロセッサの管理下にあるタイム
クロックの内容を読出し記憶装置へ記憶するに際し、前
記タイムクロックの内容を表示する前記記憶装置をアク
セス単位毎に等分割にし、前記従属するプロセッサから
直接、最下位桁のタイムクロックの内容を読出し、読出
された前記最下位桁の内容が各ビットすべてｒＯＪであ
る場合はある定められた時間経過後前記タイムクロック
の内容の続く上位桁を最上位桁まで読出し、前記最下位
桁の内容の少なくとも１つのビットが１１」である場合
は前記続く上位桁を前記最上位桁まで直ちに読出し、前
記従属するプロセッサから読出された前記最上位桁よシ
前記最下位桁までの内容を前記記憶装置へ記憶するよう
にしたことを特徴とするマルチプロセッサによる情報処
理方式が提供される。
１個の核上たるプロセッサに従属するプロセッサからな
る情報処理装置のマルチプロセッサによる情報処理方式
において、前記主たるプロセッサの管理下にあるタイム
クロックの内容を読出し記憶装置へ記憶するに際し、前
記タイムクロックの内容を表示する前記記憶装置をアク
セス単位毎に等分割にし、前記従属するプロセッサから
直接、最下位桁のタイムクロックの内容を読出し、読出
された前記最下位桁の内容が各ビットすべてｒＯＪであ
る場合はある定められた時間経過後前記タイムクロック
の内容の続く上位桁を最上位桁まで読出し、前記最下位
桁の内容の少なくとも１つのビットが１１」である場合
は前記続く上位桁を前記最上位桁まで直ちに読出し、前
記従属するプロセッサから読出された前記最上位桁よシ
前記最下位桁までの内容を前記記憶装置へ記憶するよう
にしたことを特徴とするマルチプロセッサによる情報処
理方式が提供される。
（６）発明の実施例
本発明の一実施例としてのマルチプロセッサによる情報
処理方式を行う装置のブロック図がｒ３図に示される。
処理方式を行う装置のブロック図がｒ３図に示される。
この情報処理装置は主たるプロセッサ（ＣＰＵ） ２１
、従属するプロセッサ（ＩＰＵ） ２２、ＴＯＤ時計２
６、主記憶装置（ＭＳ ）を含む記憶装置（ＭＥＭ）
１３、および■０１４および１５を具備する。
、従属するプロセッサ（ＩＰＵ） ２２、ＴＯＤ時計２
６、主記憶装置（ＭＳ ）を含む記憶装置（ＭＥＭ）
１３、および■０１４および１５を具備する。
ＴＯＤ時計２６は３２ビツトの幅を有しておシ、各各１
６ビツトずつ上位（上位の桁）と下位（下位の桁）とに
分けられる。
６ビツトずつ上位（上位の桁）と下位（下位の桁）とに
分けられる。
第４図には第３図の装置の動作の流れ図が示される。第
４図の右側部に示されるように主たるプロセッサ２１が
行うＴＯＤ時計２６の更新の手順は、下位に１を加え、
上位には下位からのキヤＩＪ−（Ｃ）を加えて更新する
。上位へのキャリーがあるのはＸ ’ＦＦＦＦ’からｘ
’ｏｏｏｏ’になる時のみである。ここにＸは以下の数
が１６進数であることを表わす。
４図の右側部に示されるように主たるプロセッサ２１が
行うＴＯＤ時計２６の更新の手順は、下位に１を加え、
上位には下位からのキヤＩＪ−（Ｃ）を加えて更新する
。上位へのキャリーがあるのはＸ ’ＦＦＦＦ’からｘ
’ｏｏｏｏ’になる時のみである。ここにＸは以下の数
が１６進数であることを表わす。
本発明は上記の点に注目し、従属するプロセッサ２２が
自身を止めることなく、主たるプロセッサ２１の管理下
にあるＴＯＤ時計２６を読出す方式である。
自身を止めることなく、主たるプロセッサ２１の管理下
にあるＴＯＤ時計２６を読出す方式である。
すなわち、第４図のように、５ＴＣＫ命令を実行する際
、主たるプロセッサ２１が１００時計２６を更新中でも
、従属するプロセッサ２２は１００時計２６の下位の内
容を読出し、下位の内容がｘ ｏｏｏｏ以外であれば、
上位にキャリーが伝わることがないから、そのまま１０
０時計２６の上位の内容も読出し、下位の内容と共にＭ
Ｓへ記憶する。
、主たるプロセッサ２１が１００時計２６を更新中でも
、従属するプロセッサ２２は１００時計２６の下位の内
容を読出し、下位の内容がｘ ｏｏｏｏ以外であれば、
上位にキャリーが伝わることがないから、そのまま１０
０時計２６の上位の内容も読出し、下位の内容と共にＭ
Ｓへ記憶する。
その場合、時刻の誤差としては、下位の側の「１」だけ
である。その理由は、１００時計２６の更新サイクルは
３．３ミリ秒であシ、プロセッサの動作サイクルは１０
マイクロ秒程度で上記の処理を終るからである。従って
１００時計２６は、主たるプロセッサ２１が更新中であ
っても、下位の内容がｘ ’ｏｏｏｏ’以外であれば、
上位をそのまま読出しても、正確に（実際には下位の内
容において−１の誤差はあシ得るが、この値は無視でき
る）読取ることができる。
である。その理由は、１００時計２６の更新サイクルは
３．３ミリ秒であシ、プロセッサの動作サイクルは１０
マイクロ秒程度で上記の処理を終るからである。従って
１００時計２６は、主たるプロセッサ２１が更新中であ
っても、下位の内容がｘ ’ｏｏｏｏ’以外であれば、
上位をそのまま読出しても、正確に（実際には下位の内
容において−１の誤差はあシ得るが、この値は無視でき
る）読取ることができる。
１００時計２６の下位の内容がｘ’ｏｏｏｏ’の時には
、１００時計２６が更新中であると仮定して、上位への
キャリーが加算されて更新するまでの時間約３マイクロ
秒待って読出す。このようにすることによシ、従来方式
のように従属するプロセッサを止めるとと々く処理を続
行できる。実施例の動作を示す流れ図、第４図において
は、カウンタ（ＣＴ）にＸ ２０ を置き１サイクル
ごとにｒｌＪを減する操作を行い、カウンタに置かれた
値がｘ’ｏｏ’になる迄繰シ返し、これによって必要な
時間、約３マイクロ秒の遅延を得るようにしている。
、１００時計２６が更新中であると仮定して、上位への
キャリーが加算されて更新するまでの時間約３マイクロ
秒待って読出す。このようにすることによシ、従来方式
のように従属するプロセッサを止めるとと々く処理を続
行できる。実施例の動作を示す流れ図、第４図において
は、カウンタ（ＣＴ）にＸ ２０ を置き１サイクル
ごとにｒｌＪを減する操作を行い、カウンタに置かれた
値がｘ’ｏｏ’になる迄繰シ返し、これによって必要な
時間、約３マイクロ秒の遅延を得るようにしている。
（７）発明の効果
本発明によれば、従属するプロセッサを一旦停止させる
ことなく、タイムクロックの内容を読出し、主記憶装置
へ記憶できるようにし、情報処理装置の処理速度を向上
することができる。
ことなく、タイムクロックの内容を読出し、主記憶装置
へ記憶できるようにし、情報処理装置の処理速度を向上
することができる。
第１図は本発明の技術の背景を説明するためのマルチプ
ロセッサを有する情報処理装置の概略の構成を示すブロ
ック図、第２図は第１図の装置における従来方式による
５ＴＣＫ命令処理の流れ図、第３図は本発明の一実施例
としてのマルチプロセッサによる情報処理方式を行う装
置のブロック図、および第４図は第３図の装置における
５ＴＣＫ命令処理の流れ図である。 １１・・・主たるプロセッサ、１２・・・従属するプロ
セッサ、１３・・・記憶装置、１４．１５・・・入出力
装置、１６・・・ＴＯＤ時計、２１・・・主たるプロセ
ッサ、２２・・・従属するプロセッサ、２６・・・ＴＯ
Ｄ時計。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之 第２０ 第３飴 ２日
ロセッサを有する情報処理装置の概略の構成を示すブロ
ック図、第２図は第１図の装置における従来方式による
５ＴＣＫ命令処理の流れ図、第３図は本発明の一実施例
としてのマルチプロセッサによる情報処理方式を行う装
置のブロック図、および第４図は第３図の装置における
５ＴＣＫ命令処理の流れ図である。 １１・・・主たるプロセッサ、１２・・・従属するプロ
セッサ、１３・・・記憶装置、１４．１５・・・入出力
装置、１６・・・ＴＯＤ時計、２１・・・主たるプロセ
ッサ、２２・・・従属するプロセッサ、２６・・・ＴＯ
Ｄ時計。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之 第２０ 第３飴 ２日
Claims (1)
- 主たるプロセッサおよび少なくとも１個の核上たるプロ
セッサに従属するプロセッサからカる情報処理装置のマ
ルチプロセッサによる情報処理方式において、前記上た
るプロセッサの管理下にあるタイムクロックの内容を読
出し記憶装置へ記憶するに際し、前記タイムクロックの
内容を表示する前記記憶装置をアクセス単位毎に等分割
にし、前記従属するプロセッサから直接、最下位桁のタ
イムクロックの内容を読出し、読出された前記最下位桁
の内容が各ビットすべて「０」である場合はある定めら
れた時間経過後前記タイムクロックの内容の続く上位桁
を最上位桁まで読出し、前記最下位桁の内容の少なくと
も１つのビットが１１」である場合は前記続く上位桁を
前記最上位桁まで直ちに読出し、前記従属するプロセッ
サがら読出された前記最上位桁よシ前記最下位桁までの
内容を前記記憶装置へ記憶するようにしたことを特徴と
するマルチプロセッサによる情報処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223037A JPS59114664A (ja) | 1982-12-21 | 1982-12-21 | マルチプロセツサによる情報処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223037A JPS59114664A (ja) | 1982-12-21 | 1982-12-21 | マルチプロセツサによる情報処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59114664A true JPS59114664A (ja) | 1984-07-02 |
| JPS6310465B2 JPS6310465B2 (ja) | 1988-03-07 |
Family
ID=16791847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223037A Granted JPS59114664A (ja) | 1982-12-21 | 1982-12-21 | マルチプロセツサによる情報処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2502540A (en) * | 2012-05-30 | 2013-12-04 | Ibm | Generating monotonically increasing time of day values in multiprocessors |
-
1982
- 1982-12-21 JP JP57223037A patent/JPS59114664A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2502540A (en) * | 2012-05-30 | 2013-12-04 | Ibm | Generating monotonically increasing time of day values in multiprocessors |
| US9207706B2 (en) | 2012-05-30 | 2015-12-08 | International Business Machines Corporation | Generating monotonically increasing TOD values in a multiprocessor system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310465B2 (ja) | 1988-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62115542A (ja) | 情報処理装置 | |
| JPS59114664A (ja) | マルチプロセツサによる情報処理方式 | |
| JPH0766286B2 (ja) | Ｎｃ装置の処理方法 | |
| JPS5764859A (en) | Multi-processor system | |
| US20140282533A1 (en) | Virtual computer system | |
| JPS5916054A (ja) | マイクロ・プロセツサ | |
| JPS595370A (ja) | 処理時間管理方式 | |
| JPS6049464A (ja) | マルチプロセッサ計算機におけるプロセッサ間通信方式 | |
| JPS6217803A (ja) | プログラマブルコントロ−ラの制御方式 | |
| JPH0328933A (ja) | タスク制御方法 | |
| JPS60204029A (ja) | 信号処理装置 | |
| JPS59111526A (ja) | 信号処理方式 | |
| JPS6020275A (ja) | マルチプロセサの簡易プログラミングシステム | |
| JPS6033654A (ja) | マイクロプロセツサ間デ−タ転送方式 | |
| SU590745A1 (ru) | Процессор мультиобработки данных | |
| JPS5833631B2 (ja) | デ−タ処理システム | |
| JPH02191034A (ja) | マイクロプログラム制御装置 | |
| JPH02113363A (ja) | マルチプロセッサシステムにおけるタイムスライス制御方式 | |
| JPS60254364A (ja) | タイマ設定方式 | |
| JPS5451742A (en) | Information processor containing intermediate language statisize mechanism | |
| JPS6236263B2 (ja) | ||
| JPS61156307A (ja) | シ−ケンス制御装置 | |
| JPS5469038A (en) | Data processor | |
| JPH0425963A (ja) | マルチプロセッサシステムのオンラインプロセッサ増設方式 | |
| JPS615306A (ja) | プログラマブル・コントロ−ラ |