JPS59116801A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPS59116801A JPS59116801A JP22605882A JP22605882A JPS59116801A JP S59116801 A JPS59116801 A JP S59116801A JP 22605882 A JP22605882 A JP 22605882A JP 22605882 A JP22605882 A JP 22605882A JP S59116801 A JPS59116801 A JP S59116801A
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- JP
- Japan
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- circuit
- output
- signal
- control
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B9/00—Safety arrangements
- G05B9/02—Safety arrangements electric
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、中央処理装置Ｃ例えばマイクロコンピュータ
）を用い九制御装置に係り、特に装置に異常値ζ発生し
た場合の出力回路の制御に関する。゛〔従来技術〕 従来の制御装置は、リレー等を用いて装置を構成してい
た邊ζ近年では半導体回路、特に中央処理装置としてマ
イクロコンピュータを応用した制御装置が主をなしてい
る。例えばプログツマプルシーケンスコントローラはそ
の代表的なものである。このような制御装置では高度の
安全性が要求され、装置内に異常を検出する回路が設け
られることが考えられる。
）を用い九制御装置に係り、特に装置に異常値ζ発生し
た場合の出力回路の制御に関する。゛〔従来技術〕 従来の制御装置は、リレー等を用いて装置を構成してい
た邊ζ近年では半導体回路、特に中央処理装置としてマ
イクロコンピュータを応用した制御装置が主をなしてい
る。例えばプログツマプルシーケンスコントローラはそ
の代表的なものである。このような制御装置では高度の
安全性が要求され、装置内に異常を検出する回路が設け
られることが考えられる。
例えば上記プログツマプルシーケンスコントローリ（以
下ＰＣと称す。）では、第１図〜第３図のような各種の
方法が用いられ、第１図について説明すると、１は中央
処′ｆ！ＩＪ装置（以下ＣＰＵと称すで制御装置全体の
制御あるいは演算を行なう、３は制御端子であり、ＣＰ
Ｕ１に論理演算等の開始（スタート）あるいは停止（ス
トップ）１に知らせる友めのもので、スタート、ストッ
プ信号は制御入力回路２でφヤタリング等を除去してＣ
ＰＵに伝達される。６ば０ＰＵ１で演算された結果を外
部へ出力するための出力回路で具体的にはラッチＩＣが
用いられている。７は出力回路６と外部の絶縁等を目的
としたリレ一群である５は各種情報を取り込むための入
力回路でチャタリング等の除去が行なわれる。
下ＰＣと称す。）では、第１図〜第３図のような各種の
方法が用いられ、第１図について説明すると、１は中央
処′ｆ！ＩＪ装置（以下ＣＰＵと称すで制御装置全体の
制御あるいは演算を行なう、３は制御端子であり、ＣＰ
Ｕ１に論理演算等の開始（スタート）あるいは停止（ス
トップ）１に知らせる友めのもので、スタート、ストッ
プ信号は制御入力回路２でφヤタリング等を除去してＣ
ＰＵに伝達される。６ば０ＰＵ１で演算された結果を外
部へ出力するための出力回路で具体的にはラッチＩＣが
用いられている。７は出力回路６と外部の絶縁等を目的
としたリレ一群である５は各種情報を取り込むための入
力回路でチャタリング等の除去が行なわれる。
ここで４は前記した安全を確保するための異常検出回路
で、公知技術であるウオッチドグタイマ、パリティ手ニ
ック、無効アドレスの検出等各種異常を監視し、異常を
検出した場合ＣＰＵをリセット（初期化）する信号Ｒの
発生により各部機器の動作の安全性を確保している。
で、公知技術であるウオッチドグタイマ、パリティ手ニ
ック、無効アドレスの検出等各種異常を監視し、異常を
検出した場合ＣＰＵをリセット（初期化）する信号Ｒの
発生により各部機器の動作の安全性を確保している。
また、第３図では、出力回路６の動作を禁止する信号Ｓ
を発生するものである。また、第２図は、同信号Ｓによ
ってリレー７の電源を遮断して、外部への出力を禁止す
る方法である。
を発生するものである。また、第２図は、同信号Ｓによ
ってリレー７の電源を遮断して、外部への出力を禁止す
る方法である。
ところが、第１図のような方法では、ＣＰＵ１あるいは
、その周辺回路自体に不具合が生じた場合、周期的にリ
セット（初期化）されることになり、出力回路６も再始
動により周期的に動作するといら欠点がある。また、第
２図、第３図においても異常検出回路４自体に不具合が
生じると、出力回路６あるいはリレー７の動作は初期の
目的を達せず誤動作をするという欠点がある。そのため
゛ ３ 。
、その周辺回路自体に不具合が生じた場合、周期的にリ
セット（初期化）されることになり、出力回路６も再始
動により周期的に動作するといら欠点がある。また、第
２図、第３図においても異常検出回路４自体に不具合が
生じると、出力回路６あるいはリレー７の動作は初期の
目的を達せず誤動作をするという欠点がある。そのため
゛ ３ 。
内等見えない所に設置されることが多く遮断に時間を要
し、その間外部装置がかつてに動作してしまうという恐
れ２＝ある。
し、その間外部装置がかつてに動作してしまうという恐
れ２＝ある。
本発明の目的は上記した異常検出回路等に不具合−；生
じた場合でも容易に対処できる制御装置を提供すること
にある。
じた場合でも容易に対処できる制御装置を提供すること
にある。
本発明では、制御装置の多くは制御端子に接続される操
作用スイツ４−九制御盤等の表面に備えていることに着
目し、制御装置に前記した欠点が生じても、迅速に出力
回路を遮断できる回路を設けた点に特徴がある。
作用スイツ４−九制御盤等の表面に備えていることに着
目し、制御装置に前記した欠点が生じても、迅速に出力
回路を遮断できる回路を設けた点に特徴がある。
以下、本発明の一実施例″ｆ：第４図により説明する。
第４図はＰＣに実施した例であり、従来考えられる例と
同一のものは同一符号を付しである。
同一のものは同一符号を付しである。
第４図において、８は本発明による出力制御回路であり
具体的には３人力論理積回路８ａで、第１の入力には異
常検出回路４からの異常検知信号Ｓ、Ｓ；、第２の入力
にけＣＰＵ１Ｚ必要に応じて出力するＣＰＵからの出力
発生を許可する信号Ｓ。
具体的には３人力論理積回路８ａで、第１の入力には異
常検出回路４からの異常検知信号Ｓ、Ｓ；、第２の入力
にけＣＰＵ１Ｚ必要に応じて出力するＣＰＵからの出力
発生を許可する信号Ｓ。
が、第３の入力には制御入力回路２からのスタート・ス
トップ信号Ｓ、が接続され、また該出力制御回路８の出
力信号は出力回路６例えばラッチ■Ｃのクリア端子６ａ
に接続されている。
トップ信号Ｓ、が接続され、また該出力制御回路８の出
力信号は出力回路６例えばラッチ■Ｃのクリア端子６ａ
に接続されている。
従って該出力制御回路８の動作は、上記した第１の出力
信号カバ正常である”という信号と、第２の入力信号が
゛出力しても良い”という信号と、さらに制御端子（Ｃ
ＰＵに論理演算等の開始あるいは停止の指令信号を与え
る端子からの“演算を開始せよ”という３つの条件が全
て揃ったとき、出力される。つまり、出力回路６のクリ
ア端子６ａが解除され、出力回路６≠；機能する。
信号カバ正常である”という信号と、第２の入力信号が
゛出力しても良い”という信号と、さらに制御端子（Ｃ
ＰＵに論理演算等の開始あるいは停止の指令信号を与え
る端子からの“演算を開始せよ”という３つの条件が全
て揃ったとき、出力される。つまり、出力回路６のクリ
ア端子６ａが解除され、出力回路６≠；機能する。
ところで、上記した第１．第２の入力信号は従来考えら
れる例と同様の欠点を持つ信号であるが、第３の入力信
号は、制御端子３１からの操作信号であるため、確実な
信号である。従って、緊急時には上記制御端子信号を“
停止（ストップ）にすれば出力制御回路８の論理積条件
が揃わなくなり出力回路６はクリアされ、出力が遮断さ
れる。
れる例と同様の欠点を持つ信号であるが、第３の入力信
号は、制御端子３１からの操作信号であるため、確実な
信号である。従って、緊急時には上記制御端子信号を“
停止（ストップ）にすれば出力制御回路８の論理積条件
が揃わなくなり出力回路６はクリアされ、出力が遮断さ
れる。
以上のことは、制御端子３１に接続される制御盤等の表
面に設けられた操作スイッチにより容易に出力回路６の
出力を遮断すること値ｚでき、緊急時に迅速に行なえる
わけである。
面に設けられた操作スイッチにより容易に出力回路６の
出力を遮断すること値ｚでき、緊急時に迅速に行なえる
わけである。
ここで制御端子３１は従来例と異なり、単数になってい
るが、回路構成上の容易さを考慮したものであり従来考
えられる例のように複数の制御端子でも制御入力回路２
の出力のし方、あるいは出力制御回路８の入力のし方（
例えば制御端子に複数のスタート・ストップ端子がある
とき、これらの信号を論理和で集めて回路８にストップ
の信号を優先して供給するようにする。）を工夫すれば
同様の原理で出力回路６を制御すること≠；できる。
るが、回路構成上の容易さを考慮したものであり従来考
えられる例のように複数の制御端子でも制御入力回路２
の出力のし方、あるいは出力制御回路８の入力のし方（
例えば制御端子に複数のスタート・ストップ端子がある
とき、これらの信号を論理和で集めて回路８にストップ
の信号を優先して供給するようにする。）を工夫すれば
同様の原理で出力回路６を制御すること≠；できる。
上記構成によればＣＰＵあるいはその周辺回路さらに、
異常検出回路自体等に不具合≠２生じた場谷、制御端子
からの信号でも出力回路を制御することができる之め、
上記制御端子に接続される機作スイッチを緊急操作し易
い場所に設置して訃けばこの操作スイッチにより容易に
出力を遮断することができる。
異常検出回路自体等に不具合≠２生じた場谷、制御端子
からの信号でも出力回路を制御することができる之め、
上記制御端子に接続される機作スイッチを緊急操作し易
い場所に設置して訃けばこの操作スイッチにより容易に
出力を遮断することができる。
また、ＣＰＵｆＺ論理演算等を行なっていない場合、例
えば図示けしてないところのＰＣの特徴であるプログラ
ム入力装置によりプログラムを入力する場合は停止（ス
トップ）の信号で行なうため、出力回路は完全に遮断さ
れ安心してプログラム入力布できるという効果布ある。
えば図示けしてないところのＰＣの特徴であるプログラ
ム入力装置によりプログラムを入力する場合は停止（ス
トップ）の信号で行なうため、出力回路は完全に遮断さ
れ安心してプログラム入力布できるという効果布ある。
以上の説明から明らかなように、本発明によれば、異常
検出回路の本来機能だ損なわれた場合でも、制御装置に
異常≠；発生したとき制御装置ｔを早期に確実に停止さ
せることｌｚできる。
検出回路の本来機能だ損なわれた場合でも、制御装置に
異常≠；発生したとき制御装置ｔを早期に確実に停止さ
せることｌｚできる。
第１図〜＠３図は従来考えられるプログラマブルコント
ローラのブロック構成図、第４図は、本発明の一実施例
を示すプログラマブルコントローラのブロック構成図で
ある。 １；中央処理装置、２；制御入力回路、４；異常検出回
路、６Ｎ出力回路、８；出力制御回路、ＳＩ 逼異常検
出信号、Ｓ、；出力の発生を許可する信号、Ｓ、；中央
処理装置の動作停止を制御する信号。 ・８ ・ 第３ 図 人カ、ｉ高子 第４図 λ力立海子
ローラのブロック構成図、第４図は、本発明の一実施例
を示すプログラマブルコントローラのブロック構成図で
ある。 １；中央処理装置、２；制御入力回路、４；異常検出回
路、６Ｎ出力回路、８；出力制御回路、ＳＩ 逼異常検
出信号、Ｓ、；出力の発生を許可する信号、Ｓ、；中央
処理装置の動作停止を制御する信号。 ・８ ・ 第３ 図 人カ、ｉ高子 第４図 λ力立海子
Claims (1)
- 中央処理装置と、該中央処理装置の動作・停止を制御す
るための制御端子と、上記処理装置による各種演算の結
果を出力する出力回路と、異常を検出するための異常検
出回路を備えた制御装置において、上記制御端子からの
信号と、上記中央処理装置からの出力の発生を許可する
信号と、上記異常検出回路からの異常検知信号とを受け
て、これらの信号の論理積条件により上記出力回路を機
能せしめる出力制御回路を設は几ことを特徴とする制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22605882A JPS59116801A (ja) | 1982-12-24 | 1982-12-24 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22605882A JPS59116801A (ja) | 1982-12-24 | 1982-12-24 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59116801A true JPS59116801A (ja) | 1984-07-05 |
Family
ID=16839134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22605882A Pending JPS59116801A (ja) | 1982-12-24 | 1982-12-24 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116801A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742401B2 (ja) * | 1975-09-29 | 1982-09-08 |
-
1982
- 1982-12-24 JP JP22605882A patent/JPS59116801A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742401B2 (ja) * | 1975-09-29 | 1982-09-08 |
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