JPS5913331A - パタ−ン形成方法 - Google Patents
パタ−ン形成方法Info
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- JPS5913331A JPS5913331A JP57122465A JP12246582A JPS5913331A JP S5913331 A JPS5913331 A JP S5913331A JP 57122465 A JP57122465 A JP 57122465A JP 12246582 A JP12246582 A JP 12246582A JP S5913331 A JPS5913331 A JP S5913331A
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- Japan
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- processed
- etching
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- pattern
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体製造技術に係わシ、特にリフトオフ法
によるパターン形成方法の改良に関する。
によるパターン形成方法の改良に関する。
従来、半導体基板上の膜の加工技術、つｔシバターン形
成方法としては、次の２つの方法が広く用いられている
。１つは、被加工膜を形成後所望するパターン形状にレ
ジスト膜を例えば光無光技術で形成し、このレジスト膜
をマスクとして被加工膜の不用な部分をエツチング除去
する方法である。もう１つは、被加工膜を形成する前に
所望するパターン形状以外の領域に予めレジスト膜を形
成しておき、被加工膜をレジスト膜の少なくとも側面の
一部が裏山するように堆積し、その後レジメ）ＩＩＩの
エツチングと同時にレジスト膜上の被加工膜を除去し、
所望のパターン形状に被加工膜を残置する方法、所謂リ
フトオフ法である。このリフトオフ法は前述の方法に比
べ、レジスト膜をマスクとして被加工膜をエツチングす
る工程が不用になり、上記エツチング工程中、特にドラ
イエツチング法を用いた場合、被加工膜の丁にある被膜
或いは半導体基板を、オーバーエツチングしたり汚染し
たシする等の問題がない。このため、リフトオフ法は、
微細なパターンの形成方法として、今後の半導体製造技
術において重要表位置を占めている。
成方法としては、次の２つの方法が広く用いられている
。１つは、被加工膜を形成後所望するパターン形状にレ
ジスト膜を例えば光無光技術で形成し、このレジスト膜
をマスクとして被加工膜の不用な部分をエツチング除去
する方法である。もう１つは、被加工膜を形成する前に
所望するパターン形状以外の領域に予めレジスト膜を形
成しておき、被加工膜をレジスト膜の少なくとも側面の
一部が裏山するように堆積し、その後レジメ）ＩＩＩの
エツチングと同時にレジスト膜上の被加工膜を除去し、
所望のパターン形状に被加工膜を残置する方法、所謂リ
フトオフ法である。このリフトオフ法は前述の方法に比
べ、レジスト膜をマスクとして被加工膜をエツチングす
る工程が不用になり、上記エツチング工程中、特にドラ
イエツチング法を用いた場合、被加工膜の丁にある被膜
或いは半導体基板を、オーバーエツチングしたり汚染し
たシする等の問題がない。このため、リフトオフ法は、
微細なパターンの形成方法として、今後の半導体製造技
術において重要表位置を占めている。
第１図＋１）〜（ｄ）はリフトオフ法を用いた従来のパ
ターン形成工程を示す断面図である。まず、第１図（１
）に示す如く半導体基板Ｊｌ上に、通常の写真食刻工種
を用いてレジスト膜１２を所望パターンに形成する。次
いで、第１図（ｂ）に示す如く被加工膜としての８１０
，１ｌｉＥＪＪを、全面にスパッタ蒸着により形成する
。
ターン形成工程を示す断面図である。まず、第１図（１
）に示す如く半導体基板Ｊｌ上に、通常の写真食刻工種
を用いてレジスト膜１２を所望パターンに形成する。次
いで、第１図（ｂ）に示す如く被加工膜としての８１０
，１ｌｉＥＪＪを、全面にスパッタ蒸着により形成する
。
その後、緩衝弗酸液で上記８１Ｏ，ｇｌＪＩをエツチン
グする。７このとき、平坦な部分に堆積した膜に比べて
、レジストＩＩ！ｘｘの周辺で形成された段差部１４に
堆積した膜はそのエツチング速度が１０〜２０倍速いた
め、約３０ （ｓａｃ）から６０ ［ｓｅｃ］のエツチ
ング時間で、第１図（ｅ）に示す如く段差部ｌイに堆積
し九８１ｏ、膜１３が除去されレジスト膜Ｊ２の側壁が
紐出する。
グする。７このとき、平坦な部分に堆積した膜に比べて
、レジストＩＩ！ｘｘの周辺で形成された段差部１４に
堆積した膜はそのエツチング速度が１０〜２０倍速いた
め、約３０ （ｓａｃ）から６０ ［ｓｅｃ］のエツチ
ング時間で、第１図（ｅ）に示す如く段差部ｌイに堆積
し九８１ｏ、膜１３が除去されレジスト膜Ｊ２の側壁が
紐出する。
次いで、第１図（ｄ）に示す如（上記レジスト膜１４を
紐出した側面から１例えば硫酸と過酸化水素水との混合
液によりエツチングすることにより、レジスト膜上に堆
積した８１０，１１１！７３も同時に除去し、所望のパ
ターン形状に８１０゜膜１３を半導体基板１１上罠残置
させることができる。
紐出した側面から１例えば硫酸と過酸化水素水との混合
液によりエツチングすることにより、レジスト膜上に堆
積した８１０，１１１！７３も同時に除去し、所望のパ
ターン形状に８１０゜膜１３を半導体基板１１上罠残置
させることができる。
しかしながら、この種の方法にあっては次のような間融
があった。すなわち、前記第１図（ｃｌに示す工程にお
いてレジス）［１ｊの側壁のみを麺出し、この線用部分
からレジス）Ｉｌｚ ｚを除去するようにしているので
、レジスト＃！１２のパターン寸法が大きい場合、例え
ば５ｏ。
があった。すなわち、前記第１図（ｃｌに示す工程にお
いてレジス）［１ｊの側壁のみを麺出し、この線用部分
からレジス）Ｉｌｚ ｚを除去するようにしているので
、レジスト＃！１２のパターン寸法が大きい場合、例え
ば５ｏ。
〔μｍ）Ｘ ５００ ［μｍ〕の方形のパターン形状を
持つ九場合、前記第１図（ｄ） Ｋも示す如く方形の中
心部のレジストｆＪ１２はエツチングされないで残る。
持つ九場合、前記第１図（ｄ） Ｋも示す如く方形の中
心部のレジストｆＪ１２はエツチングされないで残る。
この場合、レジメＮ１１ｘｘ上の８ Ｉ Ｏ。
ｐｌｓは、不用なパターンとして残置することになシ、
また取シ残されたレジスト膜１２がその後の熱工程で、
半導体基板１ノを汚染する虞れがある。そして、このよ
うな不用パターンの残留や半導体基板の汚染等は、半導
体製品の歩留夛低下の大きな要因となっている。
また取シ残されたレジスト膜１２がその後の熱工程で、
半導体基板１ノを汚染する虞れがある。そして、このよ
うな不用パターンの残留や半導体基板の汚染等は、半導
体製品の歩留夛低下の大きな要因となっている。
本発明の目的は、リフトオフ法を用いて被加工膜をパタ
ーニングするに際し、パターンの残留や、半導体基板の
汚染等を確実に防止することができ、半導体製品の歩留
り向上に寄与し得るパターン形成方法を提供することに
ある。
ーニングするに際し、パターンの残留や、半導体基板の
汚染等を確実に防止することができ、半導体製品の歩留
り向上に寄与し得るパターン形成方法を提供することに
ある。
本発明の骨子は、レジスト膜の代シにＡｌ膜を用い、こ
のＡｌ膜に熱処理を施しヒロック（突起物）を生じせし
めることにある。Ａｌ膜を熱処理するとこのＡ／ＩＩに
ヒロックが生じることが知られている。そして、このヒ
ロックはＡＩ！膜の狭い領域よシ広い領域に形成され易
く、かつｔ／ＩＩ！の周辺よ〕中央部の方に形成され易
い。また、適当力エッチャントを選択することによ、９
，８１０．膜や８１．Ｎ４膜等の被加工膜をエツチング
することか＜Ａ／ＩＩ！をエツチングできるのも周知の
ことである。したがって、Ａ／膜にヒロックを生成せし
めたのち、Ａ／膜上に被加工膜を形成し従来と同様に被
加工膜に全面エツチングを施せば、ムｔＳの周辺側壁は
勿論のことヒロック側壁も紐出されることになる。
のＡｌ膜に熱処理を施しヒロック（突起物）を生じせし
めることにある。Ａｌ膜を熱処理するとこのＡ／ＩＩに
ヒロックが生じることが知られている。そして、このヒ
ロックはＡＩ！膜の狭い領域よシ広い領域に形成され易
く、かつｔ／ＩＩ！の周辺よ〕中央部の方に形成され易
い。また、適当力エッチャントを選択することによ、９
，８１０．膜や８１．Ｎ４膜等の被加工膜をエツチング
することか＜Ａ／ＩＩ！をエツチングできるのも周知の
ことである。したがって、Ａ／膜にヒロックを生成せし
めたのち、Ａ／膜上に被加工膜を形成し従来と同様に被
加工膜に全面エツチングを施せば、ムｔＳの周辺側壁は
勿論のことヒロック側壁も紐出されることになる。
このため、ｋｌＦｉｌの除去に際しＡ／膜は周辺側壁及
びヒロック側壁からエツチングされる仁とになシ、Ａ／
ｌＩの取９残しが極めて少なくなると考えられる。
びヒロック側壁からエツチングされる仁とになシ、Ａ／
ｌＩの取９残しが極めて少なくなると考えられる。
本発明はこのよう表点に着目し、被加工膜をパターニン
グするに際し、表面が実質的に平坦表半導体基扱若しく
はこの基板表面にルーされた被膜上にＡｒ１１ｌｌを形
成し、このＡＩ！膜を所望パターンに選択エツチングし
たのち、上記Ａノ膜を熱処理し該Ａｐ膜表面に突起物を
生成せしめ、次いで段差部に堆積した膜が平坦部に堆積
した膜よシ速くエツチングされる性質を持つ被加工膜を
全面に形成し、次いで上記被加工膜を全面エツチングし
該被加工膜の段差側蔀に位置する部分を除去して前記Ａ
Ｊ膜側部及びＡ／１１！の突起物側部を蕗出せしめ、し
かるのち前記Ａ／膜を除去するようにした方法である。
グするに際し、表面が実質的に平坦表半導体基扱若しく
はこの基板表面にルーされた被膜上にＡｒ１１ｌｌを形
成し、このＡＩ！膜を所望パターンに選択エツチングし
たのち、上記Ａノ膜を熱処理し該Ａｐ膜表面に突起物を
生成せしめ、次いで段差部に堆積した膜が平坦部に堆積
した膜よシ速くエツチングされる性質を持つ被加工膜を
全面に形成し、次いで上記被加工膜を全面エツチングし
該被加工膜の段差側蔀に位置する部分を除去して前記Ａ
Ｊ膜側部及びＡ／１１！の突起物側部を蕗出せしめ、し
かるのち前記Ａ／膜を除去するようにした方法である。
本発明によれば、大きなパターン形状のｐ、１膜でも容
易にエツチング除去することができ、Ａ／腹膜上形成し
た被加工膜を（１１し実に除去することができる。した
がって、取シ残し九＾ｌ！膜による汚染や不用パターン
の残留等を防止でき、半導体製品の歩留シ向上をはかる
ことができる。
易にエツチング除去することができ、Ａ／腹膜上形成し
た被加工膜を（１１し実に除去することができる。した
がって、取シ残し九＾ｌ！膜による汚染や不用パターン
の残留等を防止でき、半導体製品の歩留シ向上をはかる
ことができる。
第２図（ｍｌ−（ｄ）は本発明の一実施例に係わるパタ
ーン形成工程を示す断面図である。まず、第２図国に示
す如＜ｉ／９コン基板２１上に薄い熱酸化膜２２を例え
ば５００ ＬＡ’） 程度形成し、この酸化膜２２上
に／ｌ膜２３を堆積する。続いて、通常の写真食刻法を
用い、Ａ／腰２３を所望パターニングに選択エツチング
し、ｋｌ膜２３を後述する被加工膜パターンと逆パター
ンに残置する。このとき入１１１１！ｐｓの加工にＨＩ
Ｅ（リマクテ１ブ・イオン・エツチング）技術を用いれ
ば、１４ｙＪ１１３の側壁を基板２１ＶＣ対して略垂直
にすることが可能になり、後の工程で段差部に堆積する
被加工膜を選択的にエツチングするのに適合がよい。次
いで、６００（’Ｃ，）以ドの熱工程を行うことにより
、第２図（ｂｌに示す如く入ｌ膜２３上にヒロック２４
を発生させる。上記ヒロック２４はｋｌＩ％ｚ ｓのパ
ターン形状の広い領域では比較的形成され易く、しかも
パターンの周辺部よ）中心部に出来易いという性質を持
つため、パターン周囲の形状を変えること々く、パター
ン中心部にヒロック２４を発生させることができる。
ーン形成工程を示す断面図である。まず、第２図国に示
す如＜ｉ／９コン基板２１上に薄い熱酸化膜２２を例え
ば５００ ＬＡ’） 程度形成し、この酸化膜２２上
に／ｌ膜２３を堆積する。続いて、通常の写真食刻法を
用い、Ａ／腰２３を所望パターニングに選択エツチング
し、ｋｌ膜２３を後述する被加工膜パターンと逆パター
ンに残置する。このとき入１１１１！ｐｓの加工にＨＩ
Ｅ（リマクテ１ブ・イオン・エツチング）技術を用いれ
ば、１４ｙＪ１１３の側壁を基板２１ＶＣ対して略垂直
にすることが可能になり、後の工程で段差部に堆積する
被加工膜を選択的にエツチングするのに適合がよい。次
いで、６００（’Ｃ，）以ドの熱工程を行うことにより
、第２図（ｂｌに示す如く入ｌ膜２３上にヒロック２４
を発生させる。上記ヒロック２４はｋｌＩ％ｚ ｓのパ
ターン形状の広い領域では比較的形成され易く、しかも
パターンの周辺部よ）中心部に出来易いという性質を持
つため、パターン周囲の形状を変えること々く、パター
ン中心部にヒロック２４を発生させることができる。
次に、スパッタ蒸着法或いはプラズマＯＶＤ法を用い、
全面に８ＩＯ２膜２５を４積する。
全面に８ＩＯ２膜２５を４積する。
次いで、綬衝弗酸で約３０ ［ｓｅｃ］から５９（ｓｅ
ｅ）上記Ｓｉｎ、１１１５をエツチングする。このとき
、上記方法で形成した８■０．膜２５は１段差部に堆積
した膜が平坦部に堆積した膜により１０〜２０倍速いエ
ツチング速度を有するので、第１図（ｃ）に示す如くヒ
ロック２４とｋｌ１４２３の周辺との各段差部に堆積し
た膜が選択的に除去され、Ａ１１ｌｌ！２３の周辺側壁
及びヒロック２４が露出される。その後、ｋｌｐ／４２
Ｊを、例えば硫酸と過酸化水素水との混合液でエツチ
ングすると、Ａｊ膜２３上に堆積していたＳ１０゜膜２
５も同時に除去され、第２図（ｄ）に示す如く酸化ｆＪ
２６が所望のパターン形状に残置されることになる。
ｅ）上記Ｓｉｎ、１１１５をエツチングする。このとき
、上記方法で形成した８■０．膜２５は１段差部に堆積
した膜が平坦部に堆積した膜により１０〜２０倍速いエ
ツチング速度を有するので、第１図（ｃ）に示す如くヒ
ロック２４とｋｌ１４２３の周辺との各段差部に堆積し
た膜が選択的に除去され、Ａ１１ｌｌ！２３の周辺側壁
及びヒロック２４が露出される。その後、ｋｌｐ／４２
Ｊを、例えば硫酸と過酸化水素水との混合液でエツチ
ングすると、Ａｊ膜２３上に堆積していたＳ１０゜膜２
５も同時に除去され、第２図（ｄ）に示す如く酸化ｆＪ
２６が所望のパターン形状に残置されることになる。
かくして木実流側方法では、ｋｌ！ｆＪ２ ｊの周辺側
壁のみならずヒロック２４０部分からもエツチングが進
行するため、ｋｌＩｌｔｉ２ｓは確実にエツチングされ
る。しかも、ｋｌｆｐ２ ｊのヒロック２４は、従来リ
フトオフされずに残り易い広い面積の中央部に多くなる
ので、１１１１！２ Ｊのエツチング残しを避け、不用
パターンの残留を除くのにきわめて有効である。また、
従来リフトオフ加工が困難とされていた広い面積のリフ
トオフ加工も容易になる。さらに、従来のレジス） ７
１％を用いた方法に比べ、６００Ｌ′Ｃ，）程度までの
高温工程が可能に々す、有機溶剤によるクエーハ洗浄が
可能になる等の利点もある。
壁のみならずヒロック２４０部分からもエツチングが進
行するため、ｋｌＩｌｔｉ２ｓは確実にエツチングされ
る。しかも、ｋｌｆｐ２ ｊのヒロック２４は、従来リ
フトオフされずに残り易い広い面積の中央部に多くなる
ので、１１１１！２ Ｊのエツチング残しを避け、不用
パターンの残留を除くのにきわめて有効である。また、
従来リフトオフ加工が困難とされていた広い面積のリフ
トオフ加工も容易になる。さらに、従来のレジス） ７
１％を用いた方法に比べ、６００Ｌ′Ｃ，）程度までの
高温工程が可能に々す、有機溶剤によるクエーハ洗浄が
可能になる等の利点もある。
々お、本発明は上述した実施例に限定されるものではな
い。例えば、前記被加工膜はプラズマＯＶ Ｄ法やスパ
ッター蒸着法で形成した８１０、膜に限るものではなく
、七の他ＬＰＯＶＤ法で形成したリン硅化ガラス膜、プ
ラズマＯＶＤ法により堆積したシリコン窒化膜等であっ
てもよい。つまシ段差部に堆積した膜が平坦部に堆積し
た膜に比べてエツチング速度が速くなるという性質を持
つものであればよい。また、ｈｔ映のエッチャントは硫
酸と過酸化水素水との混合液に限る必要はなく、被加工
膜とのエッチソグ選択性のあるものであればよい。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
い。例えば、前記被加工膜はプラズマＯＶ Ｄ法やスパ
ッター蒸着法で形成した８１０、膜に限るものではなく
、七の他ＬＰＯＶＤ法で形成したリン硅化ガラス膜、プ
ラズマＯＶＤ法により堆積したシリコン窒化膜等であっ
てもよい。つまシ段差部に堆積した膜が平坦部に堆積し
た膜に比べてエツチング速度が速くなるという性質を持
つものであればよい。また、ｈｔ映のエッチャントは硫
酸と過酸化水素水との混合液に限る必要はなく、被加工
膜とのエッチソグ選択性のあるものであればよい。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
第１図（ａ）〜＋ｄ）は従来方法によるパターン形成工
程を示す断面図、第２図（ａ）〜（ｄ）は本発明の一実
施例に係わるパターン形成工程を示す断面図である。 ２１・・・シリコン基板（半導体基板）、２２・・・熱
酸化膜、２３・・・Ａ／膜、２４・・・ヒロック（突起
物）、２５・・・８１０．（被加工膜）。 出願人代理人 弁理土鈴 江 武 彦
程を示す断面図、第２図（ａ）〜（ｄ）は本発明の一実
施例に係わるパターン形成工程を示す断面図である。 ２１・・・シリコン基板（半導体基板）、２２・・・熱
酸化膜、２３・・・Ａ／膜、２４・・・ヒロック（突起
物）、２５・・・８１０．（被加工膜）。 出願人代理人 弁理土鈴 江 武 彦
Claims (2)
- （１）表面が実質的に平坦な半導体基板若しくはこの基
板表面に形成された被膜上にＡ／膜を形成する工程と、
上記Ａ／膜を所望パターンに選択エツチングする工程と
、次いで上記Ａ／膜を熱処理し該Ａ／膜表面に突起物を
生成せしめる工程と、次いで段差部に堆積した膿が平坦
部に堆積した膜より速くエツチングされる性質を持つ被
加工膜を全面に形成する工程と、上記被加工膜を全面エ
ツチングし該被加工膜の段差側部に位置する部分を除去
して前記Ａｊｌｌ側部及びＡＩ！膜の突起物側部を紐出
せしめる工程と１次いで前記Ａ／膜を除去する工程とを
具備したことを特徴とするパーターン形成方法。 - （２）前記被加工膜はプラズマＯＶＤによる８ＩＯ１膜
、プラズマＯｖＤによる８ｉ、Ｎ４１１！ｌ！、スパッ
タ蒸着による８ｉ０．膜、或いはＬＰＯｖＤによるリン
珪化ガラス膜であることを特徴とする特許請求の範囲第
１項記載のバタ、−ン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57122465A JPS5913331A (ja) | 1982-07-14 | 1982-07-14 | パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57122465A JPS5913331A (ja) | 1982-07-14 | 1982-07-14 | パタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5913331A true JPS5913331A (ja) | 1984-01-24 |
Family
ID=14836522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57122465A Pending JPS5913331A (ja) | 1982-07-14 | 1982-07-14 | パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5913331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6361708B1 (en) | 1997-05-14 | 2002-03-26 | Nec Corporation | Method and apparatus for polishing a metal film |
-
1982
- 1982-07-14 JP JP57122465A patent/JPS5913331A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6361708B1 (en) | 1997-05-14 | 2002-03-26 | Nec Corporation | Method and apparatus for polishing a metal film |
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