JPS5913414A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS5913414A JPS5913414A JP57124219A JP12421982A JPS5913414A JP S5913414 A JPS5913414 A JP S5913414A JP 57124219 A JP57124219 A JP 57124219A JP 12421982 A JP12421982 A JP 12421982A JP S5913414 A JPS5913414 A JP S5913414A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- logic
- effect transistor
- gates
- channel type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＰチャネル形絶縁ゲート電界効果トランジス
タ（以下Ｐ−ＭＯ８と略称する）とＮチャネル形絶縁ゲ
ート電界効果トランジスタ（以下Ｎ−ＭＯ８と略称する
〕とによって正極性又は負極性に任意に制御できる矩形
波電圧全出力する出力回路に関するものである。
タ（以下Ｐ−ＭＯ８と略称する）とＮチャネル形絶縁ゲ
ート電界効果トランジスタ（以下Ｎ−ＭＯ８と略称する
〕とによって正極性又は負極性に任意に制御できる矩形
波電圧全出力する出力回路に関するものである。
従来この種の装置としてオ１図に示すものかあつた。第
１図は時計の指針を駆動するためのノ（ルスモータに交
互に極性が反転する矩形波電圧を印加する出力回路金示
す接続図であり、山、（３１はそれぞれＰ−ＭＯ８で、
仮にオｌのＰ−ＭＯ８（１＋。
１図は時計の指針を駆動するためのノ（ルスモータに交
互に極性が反転する矩形波電圧を印加する出力回路金示
す接続図であり、山、（３１はそれぞれＰ−ＭＯ８で、
仮にオｌのＰ−ＭＯ８（１＋。
第２のＰ −Ｍ ＯＳ ＋３１と称し、＋２１ 、 ＋
４１はそれぞれＮ−ＭＯ８で、仮に第１のＮ−ＭＯ８ｆ
２１、第２のＮ−Ｍ ＯＳ （４１と称することにする
。（５）はＰ−ＭＯ８（１１とＮ −Ｍ ＯＳ （２１
のドレインの接続点で第１の出力端子と称することにし
、（６１はＰ −Ｍ ＯＳ ＋３１とＮ−Ｍ ＯＳ ＋
４１のドレインの接続点で第２の出力端子と称すること
にする。Ｐ −Ｍ ＯＳ ｆｌ＋ 、 ｆ３＋のソース
は正電位（一般的にはオｌの電位ンに接続され、Ｎ −
Ｍ ＯＳ １２１ 、１４＋のソースは接地電位（一般
的にはオｌの電位より低い第２の電位）に接続される。
４１はそれぞれＮ−ＭＯ８で、仮に第１のＮ−ＭＯ８ｆ
２１、第２のＮ−Ｍ ＯＳ （４１と称することにする
。（５）はＰ−ＭＯ８（１１とＮ −Ｍ ＯＳ （２１
のドレインの接続点で第１の出力端子と称することにし
、（６１はＰ −Ｍ ＯＳ ＋３１とＮ−Ｍ ＯＳ ＋
４１のドレインの接続点で第２の出力端子と称すること
にする。Ｐ −Ｍ ＯＳ ｆｌ＋ 、 ｆ３＋のソース
は正電位（一般的にはオｌの電位ンに接続され、Ｎ −
Ｍ ＯＳ １２１ 、１４＋のソースは接地電位（一般
的にはオｌの電位より低い第２の電位）に接続される。
＋７１ 、 ＋８１ 、 ＋９１ 、１０１ Ｕ Ｐ
−Ｍ ＯＳ （１１、Ｎ −Ｍ ＯＳ ＋２１ 。
−Ｍ ＯＳ （１１、Ｎ −Ｍ ＯＳ ＋２１ 。
Ｐ −Ｍ ＯＳ ＋３１ 、 Ｎ −Ｍ ＯＳ ［４１
のゲートであり、（１１１は端子＋５１ 、 ＋６１の
間に接続される負荷全示しこの場合はパルスモータであ
る。パルスモータ旧）は１本おきに極性が反転するパル
スを加えると一定の方向にステップ状に回転する。
のゲートであり、（１１１は端子＋５１ 、 ＋６１の
間に接続される負荷全示しこの場合はパルスモータであ
る。パルスモータ旧）は１本おきに極性が反転するパル
スを加えると一定の方向にステップ状に回転する。
第２図Ｖｉ第１図の各部の電圧波形を示す動作タイム図
で、横軸は時間ｔであり、第２図（ａ）はゲート＋７１
、１８１の電圧、同図Φ）はゲート＋９１ 、 ｆｌ
Ｏ）の電圧、同図（ｃ）ｔ′ｉ端子（５１の電圧、同図
（ｄｌは端子（６１０冨１圧を示す。ゲー） ＋７１
、 ＋８１の電位レベルが論理「Ｈ」（（＋）市、位）
のときはＰ −Ｍ ＯＳ ｆｉ＋がオフ状態、Ｎ−Ｍ
ＯＳ ＋２１がオン状態となり、端子＋５１ Ｖｉ接地
される。ゲートｔ７１ 、１８１の電位レベルが論理ｒ
Ｉ、 Ｊ （（−１電位ンのとき（第２図ＡＢ間とＥ
Ｆ間）Ｐ−ＭＯ３（１）はオン状態、Ｎ −Ｍ ＯＳ
＋２１はオフ状態となり端子（５）には正電位が接続さ
れる。同様に第２図のＣＤの間はゲート＋９１ 、１０
１の電位レベルが論理ｒＬＪとなってＰ −Ｍ ＯＳ
＋３１はオン状態、Ｎ−ＭＯ８＋４１はオフ状態となり
端子（６）には正電位が接続され、その他の期間は端子
（６）は接地される。したがって負荷（ＩＩ）Ｋｌｄ第
２図ノＡＢ 、 ＣＤ 、 ＥＦ 以外の期間Ｋｌ−Ｉ
電流が流れず、ＡＢ 、 ＥＦの期間は正電源→Ｐ−Ｍ
Ｏ８ｔｉｔ→端子（５；→負荷Ｕ→端子（６）→Ｎ −
Ｍ ＯＳ ＋４１→接地の方向の電流が流れ、ＣＤの期
間は正電源→Ｐ−ＭＯ８＋３１−＋端子＋６１−＋負荷
Ｕυ→端子ｔ５１−＋ Ｎ −Ｍ ＯＳ ＋２１→接地
の方向の電流が流れる。１本のノ＜ルスに相当する電流
によって負荷旧）であるノくルスモークは電気角にして
１８０度回転しこの１８０度回転した位置でハ所方向の
パルス電流によって同一の回転方向に更に１８０度回転
することになる。
で、横軸は時間ｔであり、第２図（ａ）はゲート＋７１
、１８１の電圧、同図Φ）はゲート＋９１ 、 ｆｌ
Ｏ）の電圧、同図（ｃ）ｔ′ｉ端子（５１の電圧、同図
（ｄｌは端子（６１０冨１圧を示す。ゲー） ＋７１
、 ＋８１の電位レベルが論理「Ｈ」（（＋）市、位）
のときはＰ −Ｍ ＯＳ ｆｉ＋がオフ状態、Ｎ−Ｍ
ＯＳ ＋２１がオン状態となり、端子＋５１ Ｖｉ接地
される。ゲートｔ７１ 、１８１の電位レベルが論理ｒ
Ｉ、 Ｊ （（−１電位ンのとき（第２図ＡＢ間とＥ
Ｆ間）Ｐ−ＭＯ３（１）はオン状態、Ｎ −Ｍ ＯＳ
＋２１はオフ状態となり端子（５）には正電位が接続さ
れる。同様に第２図のＣＤの間はゲート＋９１ 、１０
１の電位レベルが論理ｒＬＪとなってＰ −Ｍ ＯＳ
＋３１はオン状態、Ｎ−ＭＯ８＋４１はオフ状態となり
端子（６）には正電位が接続され、その他の期間は端子
（６）は接地される。したがって負荷（ＩＩ）Ｋｌｄ第
２図ノＡＢ 、 ＣＤ 、 ＥＦ 以外の期間Ｋｌ−Ｉ
電流が流れず、ＡＢ 、 ＥＦの期間は正電源→Ｐ−Ｍ
Ｏ８ｔｉｔ→端子（５；→負荷Ｕ→端子（６）→Ｎ −
Ｍ ＯＳ ＋４１→接地の方向の電流が流れ、ＣＤの期
間は正電源→Ｐ−ＭＯ８＋３１−＋端子＋６１−＋負荷
Ｕυ→端子ｔ５１−＋ Ｎ −Ｍ ＯＳ ＋２１→接地
の方向の電流が流れる。１本のノ＜ルスに相当する電流
によって負荷旧）であるノくルスモークは電気角にして
１８０度回転しこの１８０度回転した位置でハ所方向の
パルス電流によって同一の回転方向に更に１８０度回転
することになる。
従来の回路は上述のように構成されているのであるが、
試験等の目的で端子＋５１ 、 ＋６１に同時に「Ｈレ
ベルの電圧を加えると、Ｎ −ＭＯ８＋２１か（４）か
のいずれかは常にオン状態にあるので、このオン状態に
あるＮ−ＭＯ８によって電源が短絡され過大な電流が流
れるという欠点があった。
試験等の目的で端子＋５１ 、 ＋６１に同時に「Ｈレ
ベルの電圧を加えると、Ｎ −ＭＯ８＋２１か（４）か
のいずれかは常にオン状態にあるので、このオン状態に
あるＮ−ＭＯ８によって電源が短絡され過大な電流が流
れるという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、端子＋５１ 、 ＋６１に試験の
為に同時にｒＨＪレベルの電圧を加えた場合にもその電
圧がＮ−ＭＯ８によって短絡されることのない出力回路
全提供することを１的としている。
めになされたもので、端子＋５１ 、 ＋６１に試験の
為に同時にｒＨＪレベルの電圧を加えた場合にもその電
圧がＮ−ＭＯ８によって短絡されることのない出力回路
全提供することを１的としている。
以下、図面についてこの発明の詳細な説明する。第３図
はこの発明の一実施例を示す接続図で第１図と同一符号
は同−又は相当部分全示し、（２）０４はそれぞれノッ
トゲート、（１３＋ 、Ｃ９，αゆはそれぞれナントゲ
ート、Ｃ１７１、錦はそれぞれゲー） ｔｅｌ 、 １
ＣＩｔを制御するための信号である。第３図の回路が普
通の状態で使用されるときは、第２図に示すとおり端子
＋５１ 、１６１の出力が共に論理ｒＨＪとなることは
ないので、ナントゲートαＱの出力は論理ｒＨＪであり
したがって信号面、α印はその！、まの論理でＪ そ
れぞれゲーＬ ＋８１ 、 ＱＧに加えられ、第３図の
向路の動作は第１図の回動の動作と同様になる。
はこの発明の一実施例を示す接続図で第１図と同一符号
は同−又は相当部分全示し、（２）０４はそれぞれノッ
トゲート、（１３＋ 、Ｃ９，αゆはそれぞれナントゲ
ート、Ｃ１７１、錦はそれぞれゲー） ｔｅｌ 、 １
ＣＩｔを制御するための信号である。第３図の回路が普
通の状態で使用されるときは、第２図に示すとおり端子
＋５１ 、１６１の出力が共に論理ｒＨＪとなることは
ないので、ナントゲートαＱの出力は論理ｒＨＪであり
したがって信号面、α印はその！、まの論理でＪ そ
れぞれゲーＬ ＋８１ 、 ＱＧに加えられ、第３図の
向路の動作は第１図の回動の動作と同様になる。
試験のため端子＋５１ 、＋６１に共に論理ｒＨＪの電
位レベルを加えると、ナントゲートａｔｉの出力は論理
ｒＬＪとなり、したがって信号（１７） 、 （１８１
の論理に関係なくゲー） Ｃ８１、＋１０１には論理ｒ
ＬＪの電位レベルが加えられＮ −ＭＯ５ｔ２１ 、
（４＋をオフ状態にするので、これらＮ−ＭＯＳｉ２＋
、 ｆ４＋によって電源電圧が短絡されることはない
。
位レベルを加えると、ナントゲートａｔｉの出力は論理
ｒＬＪとなり、したがって信号（１７） 、 （１８１
の論理に関係なくゲー） Ｃ８１、＋１０１には論理ｒ
ＬＪの電位レベルが加えられＮ −ＭＯ５ｔ２１ 、
（４＋をオフ状態にするので、これらＮ−ＭＯＳｉ２＋
、 ｆ４＋によって電源電圧が短絡されることはない
。
第４図はこの発明の他の実施例を示すブロック図で、第
３図と同一符号は同一もしくは相当部分を示し、（１９
） ｌ （２０） 、 （２３） はそれぞれノアゲ
、 −ト、（ｚｔ） 、 （２２）はそれぞれノット
ゲートであ、 る。端子（５１、＋６１のいずれかの
電位レベルが論理ｒＬＪのときはノアゲート（２３）の
出力論理は「Ｌ」となり、第４図の回路は第１図の回路
と同様に動作する。試験のための端子［５１、１６１の
電位を共に論理ｒｌ（Ｊにするとナントゲート（２３）
の２人力は共に論理ｒＬＪになりその出力は論理ｒＨＪ
となるので信号（１７） 、 （１８）の論理に関係な
くゲー） １８１ 、１１０１には論理「し」の電位レ
ベルが加えられＮ −ＭＯＳ＋２１ 、 ＋４１をオフ
状態にする。
３図と同一符号は同一もしくは相当部分を示し、（１９
） ｌ （２０） 、 （２３） はそれぞれノアゲ
、 −ト、（ｚｔ） 、 （２２）はそれぞれノット
ゲートであ、 る。端子（５１、＋６１のいずれかの
電位レベルが論理ｒＬＪのときはノアゲート（２３）の
出力論理は「Ｌ」となり、第４図の回路は第１図の回路
と同様に動作する。試験のための端子［５１、１６１の
電位を共に論理ｒｌ（Ｊにするとナントゲート（２３）
の２人力は共に論理ｒＬＪになりその出力は論理ｒＨＪ
となるので信号（１７） 、 （１８）の論理に関係な
くゲー） １８１ 、１１０１には論理「し」の電位レ
ベルが加えられＮ −ＭＯＳ＋２１ 、 ＋４１をオフ
状態にする。
以上のようにこの発明によれば試験のため第１及び第２
の出力端子に同時に正重圧を加えることができる出力回
路が得られる。
の出力端子に同時に正重圧を加えることができる出力回
路が得られる。
オ五図は従来の回路を示す接続図、第２図は第１図の各
部の電圧波形を示す動作タイム図、第３図はこの発明の
一実施例を示す接続図、第４図はこの発明の他の実施例
を示す接続図である。 （１）・・・オｌのＰ−ＭＯ８，＋２１・・・オｌのＮ
−ＭＯ８゜（３）・・・第２のＰ−ＭＯ８，＋４１・・
・第２のＮ−ＭＯ８，＋５１・・・オｌの出力端子、（
６）・・・第２の出力端子、（ＩＪ 、 Ｑ４ 。 （２１） 、 （２２）・・・それぞれノットゲート、
（１３１、α→、 （１１・・・それぞれナントゲート
、（１Ｇ 、 （２０）、（２３）・・・それぞれノア
ゲート。 な七、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 −↑ 手続補正書（自発） ｆｔ緊訂庁長宮殿 １、事件の表示 特願昭５７−１２４２１９号２
、発明の名称 出力回路 ３、補正をする者 代表者片山仁へ部 ４、代理人 （１；明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書オ６頁第１５行目「ブロック」とあるを「
接続」と削正する。 （以上）
部の電圧波形を示す動作タイム図、第３図はこの発明の
一実施例を示す接続図、第４図はこの発明の他の実施例
を示す接続図である。 （１）・・・オｌのＰ−ＭＯ８，＋２１・・・オｌのＮ
−ＭＯ８゜（３）・・・第２のＰ−ＭＯ８，＋４１・・
・第２のＮ−ＭＯ８，＋５１・・・オｌの出力端子、（
６）・・・第２の出力端子、（ＩＪ 、 Ｑ４ 。 （２１） 、 （２２）・・・それぞれノットゲート、
（１３１、α→、 （１１・・・それぞれナントゲート
、（１Ｇ 、 （２０）、（２３）・・・それぞれノア
ゲート。 な七、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 −↑ 手続補正書（自発） ｆｔ緊訂庁長宮殿 １、事件の表示 特願昭５７−１２４２１９号２
、発明の名称 出力回路 ３、補正をする者 代表者片山仁へ部 ４、代理人 （１；明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書オ６頁第１５行目「ブロック」とあるを「
接続」と削正する。 （以上）
Claims (1)
- オｌの電位にソースが接続されたオｌのＰチャネル形絶
縁ゲート電界効果トランジスタと、上記オｌの電位よシ
低い第２の電位にソースが接続されたオｌのＮチャネル
形路縁ゲー）を界効果トランジスタと、このオｌのＮチ
ャネル形絶縁ゲート電界効果トランジスタのドレインと
上記オｌのＰチャネル形絶縁ゲート電界効果トランジス
タのドレインとを接続して構成したオｌの出力端子と、
上記オｌの電位にソースが接続された第２のＰチャネル
形絶縁ゲートを界効果トランジスタと、上記第２の電位
にソースが接続された第２のＮチャネル形絶縁ゲート電
界効果トランジスタと、この第２ＯＮチヤネル形絶縁ゲ
ート電界効果トランジスタのドレインと上記第２のＰチ
ャネル形絶縁ゲート電界効果トランジスタのドレインと
を接続して構成した第２の出力端子と、上記オｌ及び第
２の出力端子の電位レベルならびに上記オｌ及び第２の
Ｎチャネル形絶縁ゲート電界効果トランジスタの各ゲー
トを制御すべき各制御電位レベルのそれぞれの論理を表
す信号を入力し、上記オｌ及び第２の出力端子の電位レ
ベルが共に論理ｒＨＪでない限り上記各制御電位レベル
をその′！！ま各ゲートに出力し、上記第１及び第２の
出力端子の電位レベルが共に論理ｒＨＪの場合は上記各
制御電位レベルの論理にかかわらず各ゲートに論理ｒＬ
Ｊの電位レベルを出力する論理回路とを備えた出力回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57124219A JPS5913414A (ja) | 1982-07-14 | 1982-07-14 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57124219A JPS5913414A (ja) | 1982-07-14 | 1982-07-14 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5913414A true JPS5913414A (ja) | 1984-01-24 |
Family
ID=14879937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57124219A Pending JPS5913414A (ja) | 1982-07-14 | 1982-07-14 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5913414A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697755A (en) * | 1984-08-27 | 1987-10-06 | Hiroshi Kataoka | Rewinder with slitter |
| JPS6361635U (ja) * | 1986-10-11 | 1988-04-23 |
-
1982
- 1982-07-14 JP JP57124219A patent/JPS5913414A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697755A (en) * | 1984-08-27 | 1987-10-06 | Hiroshi Kataoka | Rewinder with slitter |
| JPS6361635U (ja) * | 1986-10-11 | 1988-04-23 |
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