JPS63253597A - 読出し専用記憶装置 - Google Patents
読出し専用記憶装置Info
- Publication number
- JPS63253597A JPS63253597A JP61279275A JP27927586A JPS63253597A JP S63253597 A JPS63253597 A JP S63253597A JP 61279275 A JP61279275 A JP 61279275A JP 27927586 A JP27927586 A JP 27927586A JP S63253597 A JPS63253597 A JP S63253597A
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- JP
- Japan
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- mos transistor
- rom
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- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000003068 static effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯ８ＬＳＩの記憶回路に関し、特にスタティ
ック型の読出し専用記憶装＠（以下、ＲＯＭとする）に
関する。
ック型の読出し専用記憶装＠（以下、ＲＯＭとする）に
関する。
従来、この種のスタティック型ＲＯＭは、第２図に示す
ように、高電圧電源６にＰチャネルＭＯＳトランジスタ
１４のソースが接続され、ドレインはＲＯＭ出力１３に
接続され、一方低電圧電源７にＲＯＭセル用のＮチャネ
ルＭＯＳトランジスタ１５のソースが接続され、ドレイ
ンは任意にＲＯＭ出力１３に接続したり、接続しなかっ
たりする構成となっていた。
ように、高電圧電源６にＰチャネルＭＯＳトランジスタ
１４のソースが接続され、ドレインはＲＯＭ出力１３に
接続され、一方低電圧電源７にＲＯＭセル用のＮチャネ
ルＭＯＳトランジスタ１５のソースが接続され、ドレイ
ンは任意にＲＯＭ出力１３に接続したり、接続しなかっ
たりする構成となっていた。
ＲＯＭセル用のＮチャネルＭＯＳトランジスタ１５のゲ
ートに接続されているアドレスライン１０が選択される
と、ドレインはＲＯＭ出力１３に接続しであるので、Ｐ
チャネルＭＯＳトランジスタ１４との分圧比で決まる電
圧が出力される。
ートに接続されているアドレスライン１０が選択される
と、ドレインはＲＯＭ出力１３に接続しであるので、Ｐ
チャネルＭＯＳトランジスタ１４との分圧比で決まる電
圧が出力される。
また、アドレスライン１１が選択されると、ドレインが
ＲＯＭ出力１３に接続されていないのでＲＯＭ出力１３
には高電圧電ｆｆ１６と同電位が出力される。また、Ｐ
チャネルＭＯ８トランジスタ１４のゲートには、読出し
信号が入力され、ＲＯＭとして動作する時はＰチャネル
ＭＯＳトランジスタ１４はオンする。
ＲＯＭ出力１３に接続されていないのでＲＯＭ出力１３
には高電圧電ｆｆ１６と同電位が出力される。また、Ｐ
チャネルＭＯ８トランジスタ１４のゲートには、読出し
信号が入力され、ＲＯＭとして動作する時はＰチャネル
ＭＯＳトランジスタ１４はオンする。
上述した従来のスタティック型ＲＯＭは、ＰテレネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタが同
時にオンする際、高電圧電源から低電圧電源へ電流が流
れ、そのため、消費電流が大きくなるという欠点がある
。
ＯＳトランジスタとＮチャネルＭＯＳトランジスタが同
時にオンする際、高電圧電源から低電圧電源へ電流が流
れ、そのため、消費電流が大きくなるという欠点がある
。
本発明の読出し専用記憶装置は、ＰチャネルＭｏＳトラ
ンジスタとＮチャネルＭＯ８ｔ−ランジスタでＲＯＭｔ
？ルが構成され、ＰチャネルＭＯＳトランジスタのソー
スは高電圧電源に接続され、ＮチャネルＭＯＳトランジ
スタのソースは低電圧電源に接続され、ＰチャネルＭＯ
ＳトランジスタのゲートとＮチャネルＭＯＳトランジス
タのゲートに相異なる論理レベルのアドレス信号が入力
するようにインバータが設けられ、ＰチャネルＭ ＯＳ
トランジスタのドレインとデータラインもしくはＮ ′
ｆ−ｔ／ネルＭＯＳトランジスタのドレインとデータラ
インのいずれか一方のみが接続されている。
ンジスタとＮチャネルＭＯ８ｔ−ランジスタでＲＯＭｔ
？ルが構成され、ＰチャネルＭＯＳトランジスタのソー
スは高電圧電源に接続され、ＮチャネルＭＯＳトランジ
スタのソースは低電圧電源に接続され、ＰチャネルＭＯ
ＳトランジスタのゲートとＮチャネルＭＯＳトランジス
タのゲートに相異なる論理レベルのアドレス信号が入力
するようにインバータが設けられ、ＰチャネルＭ ＯＳ
トランジスタのドレインとデータラインもしくはＮ ′
ｆ−ｔ／ネルＭＯＳトランジスタのドレインとデータラ
インのいずれか一方のみが接続されている。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明のスタティック型ＲＯＭの一実施例の
回路図である。ＰチャネルＭＯＳトランジスタ１とＮチ
ャネルＭＯＳトランジスタ２はＲＯＭセルを構成するト
ランジスタで、ＰチャネルＭＯＳトランジスタ１のソー
スは高電圧電源６に接続されＮチｔＴネルＭＯＳトラン
ジスタ２のソースは低電圧電源７に接続されＰチャネル
ＭＯＳトランジスタ１のゲートとＮチャネルＭＯＳトラ
ンジスタ２のゲートにはインバータ５により論理レベル
の相異なるアドレス信号が入力するようになっている。
回路図である。ＰチャネルＭＯＳトランジスタ１とＮチ
ャネルＭＯＳトランジスタ２はＲＯＭセルを構成するト
ランジスタで、ＰチャネルＭＯＳトランジスタ１のソー
スは高電圧電源６に接続されＮチｔＴネルＭＯＳトラン
ジスタ２のソースは低電圧電源７に接続されＰチャネル
ＭＯＳトランジスタ１のゲートとＮチャネルＭＯＳトラ
ンジスタ２のゲートにはインバータ５により論理レベル
の相異なるアドレス信号が入力するようになっている。
ＰチャネルＭＯＳトランジスタ１のドレインとデータラ
イン３が接続されず、ＮチャネルＭＯＳトランジスタ２
のドレインとデータライン４が接続されている。そして
データライン３とデータライン４が接続されてＲＯＭ出
力１３としている。
イン３が接続されず、ＮチャネルＭＯＳトランジスタ２
のドレインとデータライン４が接続されている。そして
データライン３とデータライン４が接続されてＲＯＭ出
力１３としている。
次に本実施例の動作について説明する。アドレスライン
１０を選択した時、本実施例においてはＮチャネルＭＯ
Ｓトランジスタ２とデータライン４が接続されているの
でデータライン４は低電圧電源７と同電圧になり、低電
圧がＲＯＭ出力１３に出力される。同様に、アドレスラ
イン１１が選択されると、高電圧電源６と同電位がＲＯ
Ｍ出力１３に出力される。
１０を選択した時、本実施例においてはＮチャネルＭＯ
Ｓトランジスタ２とデータライン４が接続されているの
でデータライン４は低電圧電源７と同電圧になり、低電
圧がＲＯＭ出力１３に出力される。同様に、アドレスラ
イン１１が選択されると、高電圧電源６と同電位がＲＯ
Ｍ出力１３に出力される。
第２図は本実施例の一応用例を示す回路図である。これ
は、第１図の構成を２段構成にし、上段側のＲＯＭ出力
と下段側のＲＯＭ出力の選択のために、出力段Ｐチャネ
ルＭＯＳトランジスタ８および出力段ＮチャネルＭＯＳ
トランジスタ９をデータライン３とデータライン４の間
に接続し、上段側の出力段ＰチャネルおよびＮチャネル
ＭＯＳトランジスタ８，９のゲートは読出し信号１６を
、下段側の出力段ＰチャネルおよびＮチャネルＭＯＳト
ランジスタ８，９のゲートは読出し信号１２を接続し、
上段選択の場合には読出し信号１６をオン、下段選択の
場合には読出し信号１２をオンする。ここでは、２段構
成について説明したが、３段以上の構成でも同様に出力
側を接続すればよいことは明白である。
は、第１図の構成を２段構成にし、上段側のＲＯＭ出力
と下段側のＲＯＭ出力の選択のために、出力段Ｐチャネ
ルＭＯＳトランジスタ８および出力段ＮチャネルＭＯＳ
トランジスタ９をデータライン３とデータライン４の間
に接続し、上段側の出力段ＰチャネルおよびＮチャネル
ＭＯＳトランジスタ８，９のゲートは読出し信号１６を
、下段側の出力段ＰチャネルおよびＮチャネルＭＯＳト
ランジスタ８，９のゲートは読出し信号１２を接続し、
上段選択の場合には読出し信号１６をオン、下段選択の
場合には読出し信号１２をオンする。ここでは、２段構
成について説明したが、３段以上の構成でも同様に出力
側を接続すればよいことは明白である。
以上説明したように本発明は、その動作においてＰチャ
ネルあるいはＮチャネルのいずれか一方のＭＯＳトラン
ジスタがオンする構成とすることにより、消費電流を極
めて少なくでき、また、ＲＯＭセルとデータラインとの
配線の有無によるＲＯＭコードの設定方式のためＩＣ製
造工程の最終工程であるＭ蒸着の段階でＲＯＭコードを
設定できるという効果がある。
ネルあるいはＮチャネルのいずれか一方のＭＯＳトラン
ジスタがオンする構成とすることにより、消費電流を極
めて少なくでき、また、ＲＯＭセルとデータラインとの
配線の有無によるＲＯＭコードの設定方式のためＩＣ製
造工程の最終工程であるＭ蒸着の段階でＲＯＭコードを
設定できるという効果がある。
第１図は本発明のＲＯＭの一実施例の回路図、第２図は
第１図のＲＯＭの一応用例の回路図、第３図は従来の一
般的なＲＯＭの回路図である。 １・・・ＲＯＭセルのＰチャネルＭＯＳトランジスタ、 ２・・・ＲＯＭセルのＮチャネルＭＯＳトランジスタ、 ３．４・・・データライン、 ５・・・インバータ、６
・・・高電圧電源、 ７・・・低電圧電源、８・
・・出力段ＰチャネルＭＯＳトランジスタ、９・・・出
力段ＮチャネルＭＯＳトランジスタ、１０．１１・・・
アドレスライン、 １２．１６・・・読出し信号、 １３・・・ＲＯＭ出力、 １４・・・バイアス用ＰチャネルＭＯＳトランジスタ、 １５・・・ＲＯＭセルのＮチャネルＭＯＳトランジスタ
。
第１図のＲＯＭの一応用例の回路図、第３図は従来の一
般的なＲＯＭの回路図である。 １・・・ＲＯＭセルのＰチャネルＭＯＳトランジスタ、 ２・・・ＲＯＭセルのＮチャネルＭＯＳトランジスタ、 ３．４・・・データライン、 ５・・・インバータ、６
・・・高電圧電源、 ７・・・低電圧電源、８・
・・出力段ＰチャネルＭＯＳトランジスタ、９・・・出
力段ＮチャネルＭＯＳトランジスタ、１０．１１・・・
アドレスライン、 １２．１６・・・読出し信号、 １３・・・ＲＯＭ出力、 １４・・・バイアス用ＰチャネルＭＯＳトランジスタ、 １５・・・ＲＯＭセルのＮチャネルＭＯＳトランジスタ
。
Claims (1)
- 【特許請求の範囲】 読出し専用記憶装置において、 ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタでＲＯＭセルが構成され、ＰチャネルＭＯＳト
ランジスタのソースは高電圧電源に接続され、Ｎチャネ
ルＭＯＳトランジスタのソースは低電圧電源に接続され
、ＰチャネルＭＯＳトランジスタのゲートとＮチャネル
ＭＯＳトランジスタのゲートに相異なる論理レベルのア
ドレス信号が入力するようにインバータが設けられ、Ｐ
チャネルＭＯＳトランジスタのドレインとデータライン
もしくはＮチャネルＭＯＳトランジスタのドレインとデ
ータラインのいずれか一方のみが接続されていることを
特徴とする読出し専用記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27927586A JPH0795399B2 (ja) | 1986-11-21 | 1986-11-21 | 読出し専用記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27927586A JPH0795399B2 (ja) | 1986-11-21 | 1986-11-21 | 読出し専用記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63253597A true JPS63253597A (ja) | 1988-10-20 |
| JPH0795399B2 JPH0795399B2 (ja) | 1995-10-11 |
Family
ID=17608893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27927586A Expired - Lifetime JPH0795399B2 (ja) | 1986-11-21 | 1986-11-21 | 読出し専用記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795399B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006302436A (ja) * | 2005-04-22 | 2006-11-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168198A (ja) * | 1985-01-18 | 1986-07-29 | Matsushita Electric Ind Co Ltd | Ｍｏｓ記憶装置 |
-
1986
- 1986-11-21 JP JP27927586A patent/JPH0795399B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168198A (ja) * | 1985-01-18 | 1986-07-29 | Matsushita Electric Ind Co Ltd | Ｍｏｓ記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006302436A (ja) * | 2005-04-22 | 2006-11-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795399B2 (ja) | 1995-10-11 |
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