JPS59136794A - 楽音発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は楽音発生装置に関し、特に、楽音波形の形状を
操作し時間的な変化を施して自然楽器音を模擬する楽音
発生装置に関する。

従来例の構成とその問題点 従来、自然楽器音を模擬するものとして、正弦波合成方
式を用いたもの、周波数変調方式を用いたもの、減算方
式（おもにアナログ処理でＶＣＯ。

ＶＣＦ、ＶＣＡなどを使用したもの。）を用いたものな
どが提示されているが、回−路規模が大さくなり実現化
が困難なものとか、方式上の限界があるという問題点を
有していた。

発明の目的 本発明の目的は、簡単な構成で自然楽器音を模擬すると
ともに、回路構成を簡略化でき、しかも異なる楽音を容
易に発生できる楽音発生装置を提供するものでるる。

発明の構成 本発明の楽音発生装置は、楽音の発音開始から発音終了
時までの複数個の楽音波形のうち少なくとも２つ以上の
楽音波形と上記選択抽出した楽音波形を用いて合成波形
を形成する時に使用する制御データとを複数組と、上記
複数組のそれぞれの先頭、ａ地とを記憶するデータメモ
リ部と、発音音階を決定するノートクロック発生部と、
上記ノートクロック発生部の出力信号と上記データメモ
リ部に記憶している先頭番地に基づいて上記データメモ
リ部から所定の２つの波形サンプルデータと制御データ
とを読み出すデータ院み畠し部と、上記データ読み出し
部で読み出した２つの波形サンプルデータと制御データ
とを用いて合成波形サンプルデータを求める波形計算部
と、上記波形計算部のディジタル出力信号をアナログ信
号に変換する変換部とを具備し、楽音波形を発生するよ
うに構成したものであυ、楽音波形の形状を時間的に変
化させて自然楽器畜に近い楽音波形を発生することがで
き、さらに、データメモリ部に合成データの先頭番地を
格納することにより、回路構成を複雑化することなく、
異なる楽音を容易に発生できるものである。

実施例の説明 以下本発明の一実施例を図面に基づいて説明する。

まず、本発明の原理について説明する。第１図に離散的
に抽出した楽音１周期の楽音波形を示す。

発音開始時からの時間経過と楽音波形との関係を下記に
示す。

楽音波形　　　　　　　　　時間経過 Ｄ　　　　　　　　　　　　Ｂ２０ｍ５１：　　　　　
　　　　　　　　　　　　　　　　　７２０ｍ５第１図
からもわかるように、時間経過と共に楽音波形の形状が
変化している。本発明は、楽音波形の時間的形状変化と
いう点に着目し、波形の形状に時間変化を施すことによ
り、自然楽器らしい楽音を発生するものである。

データメモリの記憶内容についての説明第２図に発音開
始時から発音終了時までの楽音波形のエンベロープ包絡
状態の一例を示す。第２図に示したエンベロープ包絡の
発音開始時から発音終了時までをＩ分割（Ｉ＝０．１．
・・・＋１＋・・・。

■−１）する。そして、各分割点から選択抽出した楽音
波形１周期をそれぞれＮ分割する。第３図に選択抽出し
た楽音波形の一例を示す。抽出した１個の楽音波形１周
期をＮ分割して得たＮ個の波形サンプル値すなわち、Ｎ
Ｘ１個の波形サンプル値と、楽音を発生する時に使用す
る制御データ（本発明では、波形内挿を行なうための制
御データを考えている）とをデータメモリに記憶してお
く。

波形内挿方法についての説明 波形内挿方法としては、■分割して選択抽出したサンプ
ル波位置ｉからｉ＋１（ｉ＝０．１１２１・・・、ｌ−
１）の間を楽音波形１周期がＭ回くり返して推移するも
のとし、波形サンプル／（Ｘｉ、ｎ）と／−（Ｘｉ＋１
　、　ｎ　）との間に存在する仮想サンプル値／（Ｘｉ
。

ｍ、ｎ）を補間演算を用い仮想的に仮想サンプル点の波
形サンプル値を算出して近似値を求めようとするもので
ある。補間式を下式にボす。

／（Ｘｉ、ｍ、ｎ）＝（／（Ｘ＋＋＋、ｎ）　　／（Ｘ
ｔ、ｎ））ＸＨ＋／（Ｘｔ、ｎ）・・・・・・・・・・
・・・・・（ｌンｉは、１分割して抽出したサンプル位
置で、波形ナンバである。（ｉ＝０．１，２．・・・、
■−１） ｍは、波形ナンバｉからｉ＋１の間をＭ回繰り返し推移
している途中の位置を表わすものである。（ｍ＝ｏ　、
　ｉ　、　２、−＝、　Ｍ−ｉ　）ｎは、楽音波形１周
期をＮ分割したサンプル位置で波形サンプルナンドであ
る。

（ｎ＝０　、１　、２、−、　Ｎ’−１）第４図（ａ）
に（１）式を用いた補間例を示す。図からもわかるよう
に、波形のつなぎ目で不連続が発生している。この不連
続点のレベル差が大きい場合は、不用なノイズ成分とし
て聴感上問題となる場合がある。そこで、本実施例では
、（１）式に補正項を加えて第４図（ｂ）に示すように
不連続点の発生を防止している。（２）式に補正項を加
えた補間式を示す。

／（Ｘｉ、ｍ、ｎ）　＝　（／（Ｘ＋＋＋　、ｎ）　　
／（Ｘｔ、ｎ）Ｎｍ十ｎ Ｘ　−＋　／　（Ｘｉ　ｎ　）　　・・・・・・・・・
・・・（２）Ｎ エンベロープの付加方法についての説明楽音の種類とし
て、オルガン型エンベロープとピアノ型エンベロープが
ある。第５図にオルガン型とピアノ型のエンベロープを
付加した一例を示す。図中（ａ）はオルガン型、（ｂ）
はピアノ型である。

この説明では、前述までと違いデータメモリに記憶して
いる波形は、発音終了時までの波形ではなく楽音の定常
部あるいは波形の形状が安定した所までを持ち、以後の
波形発生はデータメモリに記憶１／ている最後の波形を
くり返し使用するものとする。

オルガン型の説明 第５図中Ａ点でキー信号がオン状態となると、データメ
モリの波形データを用い波形内挿を行なって楽音を合成
する。そして、Ｂ点まで時間が進むと最終波形データと
なり、以後最終波形がくり返し発生する。その後、０点
でキー信号がオフ状態になると、エンベロープ信号は減
衰特性となり、出力波形は減衰することになる。

ピアノ型の説明 第５図中Ａ点でキー信号力５オン状態となると、データ
メモリの波形データを用い波形内挿を行なって楽音を合
成する。そして、Ｂ点まで進むと最終波形データとなり
、以後最終波形データをくり返し使用するとともそこ、
エンベロープ信号が減衰特性状態となり、出力波形は減
衰特性に対応して減衰して行く。

音程の発生方法についての説明 音階の決定については、１２音階に相当するクロック信
号を発生する。オクターブ関係については、　　。

データメモリに記憶している楽音波形１周期のサンプル
数をかえることによりオクターブ関係の音程を発生して
いる。

ＣＯ音を、５１２サンプルとすると、音階クロック信号
は、８２．７０８Ｈｚ　Ｘ　５１２サンプル≠１６．７
４ＫＨｚ　　となる。Ｎ１表に音階クロック周波数を、
第２表に波形　　１　　表 ／ＭＣＫ　＝　８．０００９６ＭＨｚ 第　　２　　表 形サンプル数とオクターブ関係について示す。

次に本発明の一実施例について図面を参照しながら説明
する。第６図は本発明の楽音発生装置を採用した電子楽
器のブロック図である。（６０１）は鍵盤部（ＫＢ）、
（６０２）は音色タブレットスイッチやビブラート効果
のオンオフスイッチやグライド効果のオンオフスイッチ
などにより構成される操作部（’ＴＡＢ）、（６０８）
は中央処理装置（ＣＰＵ）で、コンピュータなどに用い
られているものと同様のもの、（６０４）は読み書き可
能な記憶装置（ランダムアクセスメモリでＲＡＭと呼ぶ
）、（６０５）はＣＰＵ（ＳＯａ）の動作を決定するプ
ログラムが格納された読み出し専用記憶装置（リードオ
ンリーメモリでＲＯＭと呼ぶ）、（６０６）は楽音の合
成を行なうための波形サンプルデータや波形内挿を行な
うための制御データなどを記憶しているＲＯＭである。

（６０７）はＲＯＭ　（６０６）に記憶している波形サ
ンプルデータや制御データを用いて楽音を発生する楽音
発生部、（６０Ｂ）はサンプリングノイズを除去するフ
ィルタ、（６０９）は電気音響変換器である。

ｍ’ｓ部（６０１）、操作部（６０２）、ＣＰＵ　（６
０３）、ＲＡＭ　（６０４）、ＲＯＭ　（６０５）　（
６０６）、楽音発生部（６０７）はデータバス、アドレ
スバスおよびコントロール線で結合されている。このよ
うにデータノ（スとアドレスバスとコントロール線とで
結合する方法そのものは、ミニコンピユータやマイクロ
コンピュータを中心とした構成方法として公知のもので
ある。データバスとしては８〜１６本位用いられ、この
バス線上をデータが一方向でなく多方向に時分割的に送
受信される。アドレスバスも複数本たとえば１６本用意
され、通常はＣＰＵ　（８０Ｂ）がアドレスコードを出
力し、他の部分がアドレスコードを受は取る。コントロ
ール線は通常メモリ・リクエスト線（ＭＲＥＯ’）、Ｉ
１０リクエスト線（而Ｑ）、リード線（ＲＤ）、ライト
線（ＷＲ）などが用いられる。

ＭＲＥＱはメモリを読み書きすることを示し、ｌ０ＲＱ
は入出力装置（Ｉｌｏ）の内容を取り出しすることを示
し、ｎはメモリやＩｌｏからデータを読み出すタイミン
グを示し、”Ｗ玉はメモリやＩｌｏにデータを書き込む
タイミングを示す。このようなコントロール線を用いた
ものとしては、ザイログ社のマイクロプロセッサ２８０
があげられる。

次に第６図の電子楽器の動作について述べる。

゛鍵盤部（６０１）は、複数の鍵スィッチを複数の群に
分けて、群内の鍵スィッチのオン／オフ状態を一括して
データバスに送ることができるように構成される。たと
えば６１鍵の鍵盤の場合、６鍵（半オクターブ）ずつの
１ｏ群と１鍵の１群の１１群に分け、各群にアドレスコ
ードを１つずつ？Ｊ　リっける。アドレスラインに上記
各群のうちの１つを示すアドレスコードが到来し、信号
Ｉ　ＯＲＱと信号ＲＤが印加されると、鍵盤部（６０１
）はそのアドレスコードを解読して、対応する群内のキ
ースイッチのオン／オフを示す６ビツトまたは１ビツト
のデータをデータバスに出力する。これらは、デコーダ
、バスドライバおよび若干のゲート回路を用いて構成す
ることができる。操作部（６０２）のうち、タブレット
スイッチについては、鍵盤部（６０１）と同様の構成を
とることができる。

ＣＰＵ　　（６０３）はその内部にあるプログラムカウ
ンタのコードに対応するＲＯＭ　（６０５）のアドレス
から命令コードを読み取り、これを解読して算術演算、
論理演算、データの読み込みと書き込み、プログラムカ
ウンタの内容の変更による命令のジャンプなどの作業を
行なう。これらの作業の手順ハＲＯＭ　（６０５）に書
き込まれている。まずＣＰＵ（６０８）はＲＯＭ　（６
０５）より鍵盤部（６０１）のデータを取り込むための
命令を読み取り、鍵盤部（６０１）の合鍵のオン／オフ
を示すコードを各群ごとに取り込んで行く。そして、押
鍵されている鍵コードを、楽音発生部（６０７）の有限
のチャネルに割り当て鍵コードに対応する楽音発生デー
タを送出する。

次にＣＰＵ　（６０３）は操作部（６０２）よりデータ
を取り込むための一群の命令を順次ＲＯＭ　（６０５）
から読み取り、これらを解読して操作部（６０２）に対
応するアドレスコードとコントロール信号Ｉ　ＯＲＱと
ＲＤを出力し、データバスに操作部（６０２）のスイッ
チの状態を表現するコードを出力させ、ＣＰＵ（６０８
）内に読み込む。ＣＰＵ　（６０８）内に読み込んだデ
ータに基づいて、音色の選択や所定の効果制御データの
生成を行ない、ＲＯＭ　（６０６）に音色選択データ、
楽音発生部（６０７）に効果制御データを送出する。な
お、押鍵されている鍵コードを楽音発生部（６０７）の
有限のチャネルに割り当ててゆく方法そのものは、ジェ
ネレータアサイナ機能として公知のものである。

楽音発生部（６０７）ではＣＰＵ　（６０８）から供給
された楽音発生データに基づいて、楽音合成データＲＯ
Ｍ　（６０６）から所定の波形サンプルデータや制御デ
ータを取り込み波形内挿処理を行なって楽音波形を発生
し、フィルタ（６０８）を介して電気音響変換器（６０
９）から楽音を発生させる。なお、楽音発生部（６０７
）の内部処理としては前述に説明したとおりである。

第７図にＣＰＵ　（６０８）から楽音発生部（６０７）
にデータを供給する場合のタイムチャートを示す。

アドレスバスにＩ１０ポートアドレスを、データバスに
楽音発生データや効果制御データなどをそれぞれ供給す
る。そして、コントロール信号面■とｎが論理ロウレベ
ル（以下５０′と略す）から論理ハイレベル（以下′１
′と略す）へ変化するタイミングで、Ｉ１０ポートアド
レスで指定されているチャネルにデータバスの内容をラ
ッチする。

次に、楽音発生部（６０７）に供給される各種のデータ
についての説明を行なう。

第８表にＩ１０ボートアドレスと各種データの内容を示
す。Ｉ１０ポートアドレスは１６進表示となっている。

Ｉ１０ポートアドレス（００）＋ｓから（０７）＋６に
対応するデータは、楽音発生データで８チャネル分すな
わち、８音分の発生が可能となっている。■１０ポート
アドレス（０８）１ｇはサスティンデータで、第５図で
説明したエンベロープ信号の減衰特性を指定するもので
ある。Ｉ１０ポートアドレス（０９）□６はエンベロー
プ特性がピアノ型の時に有効となるダンパデータで、サ
スティンデータと同様エンベロープ信号の減衰特性を指
定するものである。Ｉ１０ポートアドレス（ＯＡ）ｍは
ビートデータで、２楽音発生時の周波数のずれ第　　８
　　表 を指定するものである。Ｉ１０ポートアドレス（ＯＢ）
Ｉｌｌは効果制御データで、ビブラートオン／オフ信号
やグライドオン／オフ信号などで構成している。

第４表に楽音発生データの構成内容を示す。ビット位置
ＤＱからＤ３は音階周波数を指定するノートクロック指
定データである。ビット位置Ｄ４〜Ｄ６は発生音域を指
定する波形サンプル数指定データである。ビット位置Ｄ
７は鍵スィッチのオン／オフ操作に伴なうキーオン／オ
フ信号で、オフ時はゞ０′、オン時は１１′となる。

第５表に波形サンプル数指定データＳＤＱ〜ＳＤ２のコ
ード内容とそのコードで指定される波形１周期のサンプ
ル数を示す。波形サンプル数指定データＳＤは（０００
）２から（１１１）２までの８種類の波形サンプル数が
指定できるようになっており、本実施例では、５１２サ
ンプルから４サンプルまでを指定している。

第６表にノートクロック指定データＮＤＱ　−ＮＤ９で
表わされるコードの内容と、そのコードで指定第　　４
　　表 第　　５　　表 第６表 第　　７　　表 される指定音階の関係を示す。

第７表に効果制御データの構成内容を示す。ビット位置
ＤＱはビブラートオン／オフ信号ＶＩＢで、操作部（６
０２）内のビブラートオン／オフスイッチがオフの時′
″０′、オンの時′１′となる。

ビット位置Ｄ１はディレィビブラートオン／オフ信号Ｄ
ＶＩＢで、ディレィビブラート効果制御信号であり、操
作部（６０２）内のディレィビブラートオン／オフスイ
ッチがオフの時″１ｏ′、オンの時′１′となる。

ビット位置Ｄ２はグライドオン／オフ信号ＧＬで、操作
部（６０２）内のグライドスイッチがオフの時′０′、
オンの時′１４ｙとなる。

ビット位置Ｄ３はオルガン型／ピアノ型指定信号ｏｐｓ
で、エンベロープ特性を指定するものであり、オルガン
型の時″１０′、ピアノ型の時″１１′となる。

ピッＩ−位置Ｄ４はダンパオン／オフ信号ＤＭＰで、エ
ンベロープ特性がピアノ型の時のみ有効となるもので、
ダンパオフの時′０＃、オンの時１１′となる。

ビット位置Ｄ５はジェネレータアサイナ動作モード信号
ＧＡＭで、ＩＩｌで楽音発生チ￥ネルを２チヤネル使胛
する場合の指定信号であり、ＣＡＭ信号が′θ′の場合
、１＠１チヤネル使用（８音発生）となり、′１′の場
合、１鍵２チヤネル使用（４音発生）となる。

第８図は楽音発生部（６０７）の構成図である。第８図
において、（８０１）は主発振器、’８０２）は楽音発
生部（６０７）の動作内容を制御するシーケンサ、（８
０８）はＣＰＵ　（６０８）から供給される各種のデー
タをラッチする入力レジスタ部、（８０４）はタイマー
、（ｓｏｂ）は比較レジスタ部、（８０６）は発音すべ
き周波数に対応する周波数データを発生する周波数デー
タプロセッサ（以下ＦＤＰと略す）、（８０７）は前述
で説明した（２）式の波形内挿処理を行なう波形データ
プロセッサ（以下ＷＤＰと略す）、（８０８）は楽音合
成データＲＯＭ　（６０６）から波形サンプルデータや
制御データなどを読み込むデータ・リード・プロセッサ
（以下ＤＲＰと略す）　、＝（８０９）は所定のパルス
幅のパルス信号を生成する読み出しパルス形成部、（８
１０）はＷＤＰ　（８０７）、ＤＲＰ（８０８）などに
演算処理要求を行なう計算要求フラグ発生部、（８１１
）はディジタル信号をアナログ信号に変換するディジタ
ル／アナログ変換器（以下ＤＡＣ−と略す、（８’１２
）は１チャネル当りアナログスイッチ２つとコンデンサ
１つとで構成されており、アナログ信号を保持するアナ
ログバッファメモリ部、（８Ｌ９）は積分器である。

上記構成において、（８０４）　（８０５）　（８０６
）　（８１０）は発音音階を決定するノートクロック発
生部を構成し、その出力信号に基づいて、データ読み出
し部であるＤＲＰ　（８０８）が楽音合成データＲＯＭ
（６０６）から所定のデータを読み出す。

また、入力レジスタ部（８０８）　、比較レジスタ部（
８０５）、ＦＤＰ　（８０６）、ＷＤＰ　（８０７）、
ＤＲＰ　（８０８）、計算要求フラグ発生部（８１０）
はシーケンサ（８０２）によって処理を行なう手順が決
められている。

ＣＰＰＵ（６０８）から所定のチャネルたとえばチャネ
ル１に楽音発生データが供給されると、シーケンサ（８
０８）で決められている所定のタイミングで入力レジス
タ部（８０Ｂ）からＦＤＰ　（８０６）、ＷＤＰ　（８
０７）、ＤＲＰ　（８０８）に楽音発生データが供給さ
れる。そうすると、ＤＲＰ（８０８）において、楽音合
成データＲＯＭ　（６０６）から波形サンプルデータと
制御データを読み取る。そして、（２）式に示した／（
Ｘ４　、ｎ）をデータＷＤＩ　とし、／（Ｘｔ＋＋、ｎ
）をデータＷＤＩとしてＷＤＰ　（８０７）に供給する
。さらに、読み取った制御データに基づいた（２）式に
示した内挿係数の分子項をデータＭＬＰとしてＷＤＰ　
（８０７）に供給する。

また、最終波形データになると最終波形データを指示す
るＷＥＦ信号をＷＤＰ　（８０７）に供給する。

ＷＤＰ　（８０７）では、ＤＲＰ　（８０８）から供給
されたデータＷＤＩ　、ＷＤＩ　、ＭＬＰを用い、（２
）式の波形内挿処理を行なってＤＡＣ（８１１）に供給
する。そして、ＤＡＣ（８１１）ニオイて、ＷＤＰ　（
８０７）から供給されたディジタル信号をアナログ信号
に変換し、アナログバッフ７メモリ部（８１２）にアナ
ログ信号として供給し、チャネル１に対応するコンデン
サ電荷が蓄えられる。

一方、ＦＤＰ　（８０６）では、入力レジスタ部（８０
８）から供給された楽音発生データに基づいた周波数デ
゛−夕が生成され、比較レジスタ部（８０５）のチャネ
ル１に対応するレジスタに供給される。そして、比較レ
ジスタ（８０５）に供給されたデータとタイマー　（８
０４）から供給されている時間データとの比較処理を行
ない、一致が検出できると一致パルスを読み出しパルス
形成部（８０９）と計算要求フラグ発生部（８１０）に
供給する。

そうすると、読み出しパルス形成部（８０９）で所定の
パルス幅の読み出し信号が生成され、アナログバッフ７
メモリ部（８１２）に供給される。アナログバッフ７メ
モリ部（８１２）内のチャネル１に対応するコンデンサ
に蓄えられている電荷は読み出し信号によって積分器（
８１８）に流れ込む。

計算要求フラグ発生部（８１０）では、次波形サンプル
すなわち、仮想サンプル点／（Ｘ＋、ｍ、ｎ＋＋）を求
めるための計算要求フラグを発生し保持する。そして、
その後再び処理タイミングがチャネル１となると、計算
要求フラグが発生しているので前述と同様に波形内挿処
理が行なわれ、アナログバッフ１メモリ部（８１２）内
のコンデンサに電荷が蓄えられる。以後、計算要求フラ
グに対応して波形内挿処理が行なわれ、楽音波形を発生
することになる。

なお、コンデンサに蓄える電荷は、／　（ＸＩ、　ｍ、
　ｎ−＋　）と今回求めた波形サンプル値バ刈、ｍ、ｎ
）　　との差分に相当する。そして、積分器（８１８）
によって今回求めた波形サンプル値／（ＸＩ、ｍ、ｎ）
が復元されることになる。アナログバッファメモリ部（
８１２）と積分器（８１８）周辺の動作については、特
願昭５７−１２６４１８　「波形読み出し装置」に述べ
である。

第９図はシーケンサ（８０２）の−具体例のブロック図
である。図中、（９０１）は２相りロック信号〆１と信
号０２とを発生する２相りロック発生部、（９０２）は
１チャネル当りの動作シーケンスを決める１１進カウン
タ、（９０１）は現在演算処理を行なっているチャネル
コードを発生するカウンタ、（９０４）は動作手順が記
憶されているＲＯＭ、　（９０５）はデコーダである。

第１０図にシーケンサ（８０２）のタイミングチャート
図を示す。

主発振器（８０１）からマスタクロック（ＭＣＫ）信号
が２相りロック発生部（９０１）４Ｇ供給される。２相
りロック発生部’　（９０１）では、第１０図に示すよ
うな２相りロック信号０１、ｐ′２を発生する。信号０
１は１１進カウンタ（９０２）とカウンタ（９０８）に
供給されている。

１１進カウンタ（９０２）は４ビツト構成となっており
、信号０１が０′から′１′へ変化するタイミングでカ
ウントアツプ処理が行なわれ、出力信号が（１１１１）
２となり、次にカウントアツプを行なうと（０１０１）
２にセットされる。この結果、１１進カウンタ（９０２
）の出力信号は１１の状態、すなわち（０１０１）２〜
（１１１１）２となる。これを命令ステップ信号として
使用する。

カウンタ（９０Ｂ）は８ビツト構成となっており、１１
カウンタ（９０２）の出力信号が（１１１１）２から（
０１０１）２へ変化するたびにカウントアラ４、プ処理
が行なわれる。この結果、カウンタ（９０ｇ）の出力信
号は８め状態、すなわち（０００）２〜（１１１）２と
なる。これをチャネルコードとして使用する。

ＲＯＭ　（９０４）は１１進カウンタ（９０２）から供
給される命令ステップ信号に基づいた命令コードを読み
出し、デコーダ（９０５）に供給する。デコーダ、（９
０５）はＲＯＭ　（９０４）から供給された命令コード
を解読して処理制御信号を各部に供給する。

この結果、１チャンネル当りの計算時間は２７５μｓ　
となり、１１の命令ステップで各演算処理を行なうこと
になる。そして、２２μｓごとに計算タイミングが返さ
れることになる。

第１１図にアナログバッファメモリｍ　（８１２）の−
具体例の構成図を示す。図中、（１１０１）は入力端、
（１１０２）は出力端、（１１０８）〜（１１０８）は
アナログスイッチ、Ｃ□〜Ｃ８はコンデンサである。

アナログスイッチ（１１０８）　（１１０５）　（１１
０７）のゲート入力に供給されている信号ＡＷＩ〜ＡＷ
８はＷＤＰ　（８０７）から供給されている。また、ア
ナログスイッチ（１１０４）　（１１０６）　（１１０
８）のゲート入力に供給されている信号ＡＲ１〜ＡＲ３
は読み出しパルス形成部（８０９）から供給されている
。

ＤＡＣ（８１１）で変換されたアナログ信号は入力端（
１１０１）に印加されアナログスイッチ（１１０８）（
１１０５）　（１１０７）に供給される。そして、チャ
ネル１に対応するデータであれば、アナログスイッチ（
１１０８）のみオン状態となり、入力端（１１０１）に
印加されたアナログ信号に相当する電荷がコンデンサＣ
１に蓄えられる。

その後、チャネル１に対応する読み出しパルスＡＲ１が
読み出しパルス発生部（８０９）からアナログスイッチ
（１１０４）のゲート入力に供給されると、コンデンサ
ＣＩに蓄えられている電荷が出力端（１１０２）を介し
て積分器（８１８）に供給される。

アナログスイッチ（１１０８）　（１１０５）　（１１
０７）はＷＤＰ　（８０７）の動作タイミングに同期し
ているので、同時に複数個オン状態にならない。アナロ
グスイッチ（１１０４）　（１１０６ン（１１０８）は
音階周波数に同期してオンするようになっているため、
複数個同時にオン状態となりうる。

第１２図は楽音発生部（６０７）の内部動作タイミング
チャートである。第１２図には４チャネル分のタイミン
グを示した。

図中の略記号の説明 ＣＲＦは、各チャネルごとの計算要求信号である。

そして、要求開始時点が比較レジスタ 部（８０５）から供給される一致信号と同期している。

すなわち、音階周波数に 同期することとなり、たとえば、Ｃ音 階であれば５９．７４μｓごとに発生する。

ＣＬＣは、波形演算タイミングを示す。

ＤＡＣは、ＤＡＣ（８１１）を介してアナログバッファ
メモリ（８１２）内のコンデンサに電荷を蓄えるタイミ
ングを示す。

ＯＴＣは、アナログバッフ１メモリ（８１２）　内のコ
ンデンサに蓄えられている電荷を積分 器（８１１）に供給するタイミングであり、ＣＲＦ　　
と同様に、音階周波数に同期して発生している。

チャネル１のタイムチャートについて説明する。

チャネル１に相当する演算タイミングはシーケンサ（８
０２）で発生しているチャネルコードによって決まって
おり、図にも示しであるように、２２μｓごとに演算タ
イミングが発生している。

■・・・信号ＣＲＦＩがチャ氷ルコード１の途中で発生
する。発生したタイミングでは波形内挿処理を行なわな
い。

■・・・信号ＣＲＦ　ｌが発生すると同時に信号ｏ’ｒ
ｃｌが発生し、アナログバッフ１メモリ（８１２）　内
のコンデンサＣ１の電荷が積分器（８１Ｂ）に供給さレ
ル。信号ＯＴＣのパルス幅は２μｓ程度である。

■・・・チャネルコードが再び１となると、波形サンプ
ルデータなどの読み込み処理や波形内挿処理や周波数デ
ータの更新処理などを行なう。

■・・・≠ヤネル１の演算処理が終了すると、信号ＤＡ
Ｃｌが発生し、ＤＡＣ（８１１）を介してコンデンサ’
ｚに電荷が蓄えられる。

■・・・チャネル１の演算処理が終了すると、信号ＣＲ
Ｆ　ｌをリセットして計算要求を解除する。

■・・・前述の■と同様に、信号ＣＲＦ　ｌが再び発生
するタイミングで、前述の■のタイミングでコンデご≦
すＣ１に蓄えられた電荷が積分器（８１８）に供給され
る。

以後、上述と同様に、信号ＣＲＦが発生するたびに！、
１回の仮想波形サンプル値算出処理が行なわれ、信号Ｃ
ＲＦの発生タイミング、すなわち音階同期に同期して波
形算出結果が積分器（８１８）に供給される。

演算サイクルと音階周期の関係は、最小音階周期内に同
一チャネルの演算タイミングが２回と演算結果をアナロ
グバッフ７メモリ部（８１２）　内のコンデンサに電荷
を蓄えることが出来ればよい。すなわち、最小音階周期
内に１０チャネル分ζこ相当する演算タイミングを設け
ればよい。

音階周期の発生方法についての説明 第１３図に、ＦＤＰ　（８０６）から比較レジスタ部（
８０５）に供給する周波数データの推移を示す。タイマ
ー（８０４）は１０ビツトの２進カウンタで構成してお
り、出力状態を１６進表示で表わすと、（０００）＋ｇ
から（，８ＦＦ）１６まで順次カウントアツプを行ない
、（８ＦＦ）■、から再び”ｏｏＯ）１６　トｔ（す、
（０００）１ｇから（８ＦＦ）１６が主発振器（８０１
）から供給される信号ＭＣＫに基づいてく′り返される
。

すなわち、タイマー（８０４）のくり返し周期ＴＲは下
式のようになる。

＝　１２７．９８μｓ タイマー（８０４）の出力データ推移状態を第１３図中
のタイマー出力データとして記載しである。

音階周期の発生方法としては、タイマー（８０４）の出
力信号とＦＤＰ　（８０６）から供給された周波数デー
タとの比較を行ない、一致が検出できれば一致パルスを
比較レジスタ部（８０５）から送出する。その一致パル
スの発生周期が発音すべき音階の音階周期となる。

第１３図に示したように、周波数データを更新すること
によりノートクロック信号が発生できる。

すなわち、下式に示すような演算処理をＦＤＰ（８０６
）で行なう。

ＮＦＤ　＝　ＭＯＤ（ＯＦＤ＋ＰＤ、ＴＤｍａｘ）　　
　・・・・・・・・・・・・　（４）ＮＦＤは、新しい
周波数データである。

’　　ＯＦＤは、更新前の周波数データである。

ＰＤは、発生音階によって決まっている音階データであ
る。

ＴＤｍａＸは、タイマー（８−０４）の出力状態数であ
る。

本実施例の場合’ｒＩ）ｍａｘは２１０すなわち１０ｈ
４である。

第８表に１２音階に対応する音階データＰＤを示す。

第１４図は、ＦＤＰ　（８０６）の−具体例の構成図で
ある。第１４図において、（１４０１）はセント尺度で
表わした音階データ（、ＣＰＤとする）を発生するセン
ト音階データ発生部（以下ＣＰＤ発生部と略す）で、セ
ント音階データを記憶しているＲＯＭで構成しており、
ノートクロック指定データ（ＮＤ）と波形サンプル数指
定デｉり（ＳＤ）とオルガン型／ピアノ型指定信号（Ｏ
ＰＳ）に基づいたＣＰＤを選択発生するようになってい
る。（１４０２）はビートデータ第　　８　　表 数字表現は１０進数である。

を選択するビートデータゲート、（１４０８）はビブラ
ート信号を発生するビブラート信号発生部、（１４０４
）はグライド信号を発生するグライド信号発生部、（１
４０５）はセント尺度で表わされた周波数値を周波数に
正比例する周波数データに変換する指数変換器、（１４
０６）は演算部、（１４０７）はラッチ（ＡＬとする）
、（１４０８）はラッチ（ＢＬとする）、（１４０９）
は加算器（ＦＡとする）、（１４１０）はバッファ、（
１４１１）はゲートである。（１４１２ン（１４１８）
　（１４１４）はパスラインで、（１４１２）がＦＡバ
バス（１４１８）がＦＢババス（１４１４）がＦＣバス
である。

なお、ビートデータＣＢＤ、　　ビブラートデータＣＶ
Ｄ、グライドデータＣＧＤもセント尺度で表わしている
。

各種データの構造 セントピッチデータ（ＣＰＤ） １１ビツト構成で、上位４ビツトで１２音階平均律を表
わし、下位７ビツトで半音階を１２８等分した各点を表
わしている。

ビートデータ（ＣＢＤ）、ビブラートデータ（ＣＶＤ　
）、グライドデータ（ＣＧＤ）。

各ビット構成は８ビツトで、２の補数表現を用い、半音
階を１２８等分した分解能を有する。そして、正負のビ
ート成分、ビブラート成分、グライド成分を表わしてい
る。

ビブラート信号発生部（１４０１）の説明第２２図はビ
ブラート信号発生部（１４０Ｂ）の−具体例の構成図を
示す。図中、（２２０１）はビブラートデータＣＶＤを
記憶しておくビブラートＲＯＭ１（２２０２）はビブラ
ートＲＯＭ（２２０１）から記憶しであるビブラートデ
ータを読み出すためのアドレスデータを格納するビブラ
ートアドレスレジスタ、（２２０８）はディレィビブラ
ート効果の時に用いるシフタ、（２２０４）は（Ｂ号Ｒ
ＤＣＶＤによりシフタ（２２０８）の出力信号（ビブラ
ートデータＣＶＤ　）をＦＢババス供給するゲート、（
２２０５）は入力レジスタ部（ＳＯａ）から供給されて
いる信号ＫＤ、信号ＶＩＢ、信号ＤＶＩＢとシーケンサ
（８０２）から供給されている信号ＣＨＣに基づいてビ
ブラート信号発生部（１４０８）の動作条件を設定する
条件設定部、（２２０６）はゲート、（２２０７）はデ
ー十、（２２０８）はＡＮＤゲートである。

レジスタ（２２０２）に格納するアドレスデータは１４
ビツト構成となっており、下位１１ビツトをビブラート
ＲＯＭ　（２２０１）のアドレスデータとし、上位３ビ
ツトをシフタ（２２０８）のシフトデータとしている。

シフタ（２２０８）はシフトデータに基づいてビブラー
）　ＲＯＭ　（２２０１）から供給されているビブラー
トデータＣＶＤの振幅を制御するものである。シフトデ
ータＶＳＦＤとシフ　タ（２２０８）の出力データ０８
ＦＤとの関係は次のとおりである。

ＶＳＦＤ＝（ＯＯＯ）２−Ｏ５ＦＤ＝（００）１６、Ｖ
ＳＦＤ＝（ＯＯ１）２−Ｏ５ＦＤ　＝　（ＣＶＤ／６４
　）、ＶＳＦＤ＝（０１０）２・・・０５ＦＤ＝（ＣＶ
Ｄ／８２）、・・・・・・、ＶＳＦＤ＝（１１０）２・
０５ＦＤ＝（ＣＶＤ／２）、ＶＳＦＤ＝（１１１）２−
Ｏ５ＦＤ＝（ＣＶＤ） 条件設定部（２２０５）は次のような動作条件設定を行
なう。

ビブラートオフ ビブラートオン／オフ信号ＶＩＢが１０′の場合であり
、ゲート（２２０６）の出力を強制的に常時（ＯＯ）１
６とする。そうすると、シフタ（２２０８）のシフトデ
ータは常時（０００）２となる。この結果、シフタ（２
２０８）の出力データは（００）１ｇとなる。すなわち
、ビブラートデータＣＶＤが常時（００）＋６となる。

ビブラートオン ビブラートオン／オフ信号ＶＩＢが′″１′で信号ＤＶ
ＩＢが５０′の場合、ビブラートオン状態となる。レジ
スタ（２２０２）に格納しているアドレスデータをゲー
ト（２２０６）を介してゲート（２２０７）とシフタ（
２２０３）に供給する。なお、アドレスデータの上位３
ビツト、すなわちシフトデータを強制的に（１１１）２
とする。そうすると、ゲート（２２０４）の入力にはビ
ブラートＲＯＭ　（２２０１）の出力（ビブラートデー
タＣＶＤ　）がそのまま供給されることになる。

ディレィビブラート ビブラートオン／オフ信号ＶＩＢとディレィビブラート
オン／オフ信号ＤＶ　Ｉ　Ｂが１′の場合、ディレィビ
ブラート状態となる。８チヤネルのキーオン／オフ信号
ＫＤがすべてオフ状態からいずれか１つのキーオン／オ
フ信号ＫＤがオン状態となると、アドレスデータを（０
００）＋６に設定するように、ゲート（２２０６）を制
御する。そうすると、シフタ（２２０８）において、ビ
ブラート信号１周期ごとに、ビブラートデータＣＶＤの
振幅制御（０，ＣＶＤ／６４．ＣＶＤ／８２．ＣＶＤ／
１６．ＣＶＤ／８゜ＣＶＤ／４　、　ＣＶＤ／２　、　
ＣＶＤ）カ行すｂ　し；６゜ソシテ、シフトデータが（
１１１）２となるとビブラートオン状態と同様にシフト
データを強制的に（１１１）２とする。

レジスタ（２２０２）に格納しているアドレスデータハ
、シーケンサ（８ｏ２）から供給されている信号ＲＤＶ
ＡＤによッテケート（２２０７）を介してＦＢババス供
給される。

演算部（１４０６）で加算処理されたアドレスデータは
、信号ＷＲＶＡＤによって信号０２の立上りエッチで、
Ｆｃバスからレジスタ（２２０２）に格納される。

また、信号ＲＤＣＶＤによって、ビブラートＲＯＭ（２
２０１）に格納しであるビブラートデータＣＶＤがシフ
タ（２２０Ｂ）　、ゲート（２２０４）を介してＦＢバ
バス供給される。

グライド信号発生部（１４０４）の説明グライド信号発
生部（１４０４）も、ビブラート信号発生部（１４０３
）と同様にグライドデータを記憶しておくグライドＲＯ
Ｍと、そのグライドＲＯＭから所定のグライドデータを
読み出すためのグライドアドレスレジスタと、発生制御
を行なう制御器とから構成している。

動作モードとしては、グライドオフとグライドオンの２
種類がある。

グライドオフ 信号ＧＬがθ′の場合グライドオフ状態となる。グライ
ドデータＣＧＤは常時（００）＋ｓとなる。

グライドオン 信号ＧＬが′１′の場合グライドオン状態となる。通常
よく知られているグライド効果と同様なものである。す
なわち、８チヤネルのキーオン／オフ信号ＫＤがすべて
オフ状態からいずれか１チヤネルめキーオン／オフ信号
ＫＤがオンになるとグライドＲ’ＯＭからグライドデー
タＣＧＤが読み出される。そして、所定な時間が経過す
ると再びグライドデータＣＧＤは（００）１ｇとなる。

指数変換器（１４０５）の説明 指数変換器（１４０５）は、セント尺度のデータを周波
数に正比例する周波数データＥＤに変換する変換データ
を記憶した変換ＲＯＭを内蔵している。

本実施例では、セント尺度上の周波数データＣＦＤの上
位４ビツト（ビット位置７〜１０）をアドレスデータと
するＥＸＰ　−ＲＯＭと、ビット位置Ｏ〜１０の１１ビ
ツトをアドレスデータとする△ＥＸＰ・ＲＯＭとを用意
している。

そして、演算部（１４０６）で加算処理されたセント尺
度上の周波数データＣＦＤを信号ＷＲＥＸＰによって格
納するレジスタと、そのレジスタに格納されているデー
タをアドレスデータとする上述したＥＸＰ　−ＲＯＭ　
１△ＥＸＰ−ＲＯＭと、信号ＲＤＥＸＰ１ＲＤＮ■Ｐに
よってＥＸＰ　−ＲＯＭ　、△ＥＸＰ’・ＲＯＭに格納
しているデータをそれぞれＦＡババスＦＢババス供給す
るゲートから構成されている。

ＥＸＰ　−ＲＯＭは１００セント間隔の周波数データ１
６語を記憶しており、△ＥＸＰ　−ＲＯＭは１００セン
ト内を２７すなわち１２８分割して０．７８セント間隔
に対応する１５　Ｘ　１２８　＝　１９２０点の差分周
波数データを記憶している。

第１５図はＥＤＰ　（８０６）のデータ処理手順を示す
処理流れ図であり、下記に示す演算処理を行なって旧周
波数データＯＦＤから新局波数データＮＦＤを算出し、
比較レジスタ部（８０５）に供給している。

■、ＣＰＤ＝ＣＰＤ　十ＣＶＤ ■、ＣＰＤ＝ＣＰＤ　十ＣＧＤ ■、ＣＰＤ＝ＣＰＤ　十ＣＢＤ ■、Ｉ）Ｄ　　＝ＥＸＰ（ＣＰＤ）＋へＥＸＰ　（ＣＰ
Ｄ　）■、ＮＥＤ　＝　ＯＦＤ　＋　ＰＤ 次に第１４図の動作について説明を行なう。ＦＤＰ　（
８０６）はシーケンサ（８０２）から送られてくる処理
命令信号によって演算処理を行なっている。

演算処理シーケンスの流れを第９表に示す。第９表に示
す命令ステップを順次実行することにより、第１５図で
説明した処理が実現され新局波数データＮＦＤを算出す
ることになる。

第９表に記載している記号の説明は次の通りである。

ＡＬは、ＦＡババス供給されたデータを信号０２の立下
りエッヂでラッチするもの。

ＢＬは、ＦＢババス供給されたデータを信号０２の立下
りエッヂでラッチするもの。

ＣＲＡＬは、ラッチＡＬを信号ｙ２の′１′でクリヤす
る命令。

ＡＤＤ　ｌは、ＦＡ　（１４０９）のキャリー人力に５
１′を加える命令。

ＴＣＡは、ＦＡ　（１４０９）で演算処理した結果をＦ
Ａババス供給する命令。

ＲＤＣＰＤは、ＣＰＤ発生部（１４０１）で発生するセ
ントビ、ツチデータＣＰＤをＦＡババス供給する命令。

ＲＤＣＨＤは、ビートデータゲート（１４０２）　（７
）ゲートヲ開いてＦＢババスビートデータＣ ＢＤを供給する命令。

ＲＤＣＶＤは、ビブラート信号発生部（１４０８）で発
生するビブラートデータＣＶＤをＦＢバ バス供給する命令。

ＲＤＣＧＤは、グライド信号発生部（１４０４）で発生
するグライドデータＣＧＤをＦＢババス 供給する命令。

ＲＤＥＸＰは、指数変換器（１４０５）内で変換したＥ
ＸＰ（ＣＰＤ）をＦＡババス供給する命令。

ＲＤ△ＥＸＰは、指数変換器（１４０５）内で変換した
△ＥＸＰ（ＣＰＤ）をＦＢババス供給する命令。

ＲＤＦＤは、比較レジスタ部（８０５）から旧周波数デ
ータＯＦＤを読み出してＦＢババス 供給する命令。

ＲＤＶＡＤは、ビブラート信号発生部（１４０８）内に
あるビブラートカウンタの内容をＦＢ ババス供給する命令。

ＲＤＧＡＤは、グライド信号発生部（１４０４）内にあ
るグライドカウンタの内容をＦＢババ ス供給する命−令。

ＷＲＶＡＤは、ＦＡ　（１４０９）　テ演ＷＬｔｔ：結
果ヲヒフラート信号発生部（１４０８）内のビブラート
カウンタに信号０２の立上りエッ チで書き込む命令。

ＷＲＧＡＤは、ＦＡ（１４０９）で演算した結果をグラ
イド信号発生部（１４０４）内のグライドカウンタに信
号０２の立上りエッチで 書き込む命令。

ＷＲＥＸＰは、ＦＡ、　（１４０９）　テ演算シタ結果
’ｅ　Ｎ数変換部（１４０５）に信号グ２の立上りエッ
チで書き込む命令。

ＷＲＦＤは、ＦＡ　（１４０９）で演算した結果を比較
レジスタ部（８ｏｓ　）に信号０２の立上りエッチで書
き込む命令。

なお、第９図に示したシーケンサ（８０２）内の１１進
カウンタ（９０２）で発生している１１の状態は、第９
表に示した命令ステップ１〜１１に対応している。

信号ＣＡＭ　（ジェネレータアサイナ動作モード信号）
による動作内容の説明 信号ＧＡＭ＝’０’の場合、１＠１チャネル動作となる
。この場合、ビートデータＣＢＤは強制的（００）１ｇ
の状態となる。すなわち、ビート効果を付加しない。

信号ＧＡＭ＝’ｌ’の場合、１鍵２チャネルアサイン動
作となる。この場合、１チヤネルと５チヤネル、２チヤ
ネルと６チヤネル、３チヤネルと７チヤネル、４チヤネ
ルと８チヤネルを同一楽音データとする。そして、１チ
ヤネル〜４チヤネルに使用するビートデータＣＨＤ’を
強制的に（００）＋６とし、５チヤネル〜８チヤネルに
使用するビートデータＣＢＤをＣＰＵ　（６０８）から
供給されたビートデータを用いることにより、ビート効
果を発生することができる。

以上のように、複数の比較器を用い、比較データを演算
処理して求めるようにしているので、高速動作の分局器
を複数個（チャネル数分）並列に設ける必要がなく、回
路規模が小さくできる。

さらに、信号ＣＡＭを用いて、チャネル１〜４はビート
データＣＢＤ　＝　（００）　ｔａとし、チャネル５〜
８のビートデータＣＢＤをＣＰＵ　（６０８）から供給
されたビートデータを用い、チャネル１とチャネル５、
チャネル２とチャネル６、チャネル３とチャネル７、チ
ャネル４とチャネル８を同一楽音発生データとすること
により複雑な周辺回路を付加することなく、ビート効果
を容易に実現できる。

さらに、グライド信号発生部（１４０４）内のグライド
アドレスカウンタをチャネル分用意するだけでチャネル
独立のグライド効果を付加することができる。

第ｘ６図は比較レジスタ部（８０５）の−具体例を示す
構成図である。図中、（１６０１）　（１６０２）　（
１６０３）は周波数データレジスタＦＤＲＩ〜ＦＤＲ８
で、８チヤネル分用意している。（１６０４）　（１６
０５）　（１６０６）はゲートＧＴ１〜ＧＴ８で、８チ
ヤネル分用意している（１６０７）　（１６０８）（１
６０９）は比較器、（１６１０）　（１６１１）はデコ
ーダ、（１６１２）はアンドゲートである。

タイマー（８０４）の出力信号ＴＭＯ〜ＴＭ９は比較器
（１６０７）〜（１６０９）に共通に供給されている。

そして、ＦＤＰ　（８０６）で算出された粗周波数デー
タＮＥＤはレジスタＦＤＲＩ〜ＦＤＲ３の入力にＦＣバ
スからそれぞれ供給され、信号ＷＲＦＤと信号ＣＬＲＦ
　（計算要求フラグ信号）がともに′１′の場合、所定
のレジ゛スタＦＤＲに粗周波数データＮＦＩ）が書き込
まれる。すなわち、計算要求が発生している時だけデー
タを書き込むこととなる。

また、ＦＤＰ　（８０６）で旧周波数データＯＦＤが必
要になると、信号ＲＤＦＤがデコーダ（１６１０）に供
給され、ＧＴＩ〜ＧＴ８の所定のゲートを開き、旧周波
数データＯＦＤをＦＢババス供給する。

第１５図で説明した、データ処理手段における新しい周
波数データＮＦＤがＷＲ１〜ＷＲ８に従ってレジスタＦ
ＤＲ１〜ＦＤＲ３のいずれかに書き込まれ、その後、Ｒ
Ｄ１〜ＲＤ３に従ってゲートＧＴＩ〜ＧＴ８を経て読み
出されるときは、粗周波数データＮＦＤが旧周波数デー
タＯＦＤとして、ＦＢババス供給されることになる。

一方、比較器（１６０７）〜（１６０９）では、タイマ
ー（８０４）からの信号ＴＭＱ〜ＴＭ９とレジスタＦＤ
Ｒ１〜ＦＤＲ３に記憶されている周波数データＦＤとの
比較を行ない、一致が検出できたら、一致信号ＮＣＩ〜
ＮＣ８として出力する。

第１７図は計算要求フラグ発生部（８１０）の−具体例
を示す構成図である。図中、（１７０１）〜（１７１０
）はＮＡＮＤゲート、（１７１１）はデコーダ、（１７
１２）〜（１７１９）はＲＳフリップフロップ（Ｒ５Ｆ
Ｆ）　、（１７２０）はセレクタ、（１７２１）はＤ型
フリップフロップ（ＤＦＦ）である。

比較レジスタ部（８０５）から供給される一致信号ＮＣ
１〜ＮＣ３をＮＡＮＤゲー）　（１７０１）〜（１７０
８）でそれぞれ主発振器（８０１）から供給されている
信号ＭＣＫとの論理演算を行ない、その結果をＲ８ＦＦ
（１７１２）〜（１７１９）の各入力茗に供給する。一
致信号が′１″′　（比較器で一致を検出）となると、
Ｒ５ＦＦの入力正に′０′が供給されて出力Ｑは′１′
となり、第１２図で説明した計算要求信号ＣＲＦが１′
となる。

セレクタ（１７２０）で演算タイミングに対応する信号
ＣＲＦを選択し、ＤＦＦ　（１７２１）の入力りに供給
する。

そして、シーケンサ（８０２）から供給されている制御
データの中の信号ＷＲＣＬＦが″１′となると、信号０
２の立下りエッヂでＤＦＦ　（１７２１）にセレクタ（
１７２０）で選択した計算要求信号ＣＲＦをラッチさせ
、計算要求フラグ信＠、ｃＬＲＦとして出力される。計
算要求が発生していればフラグ信号ＣＬＲＦは′″１′
、そうでなければフラグ信号ＣＬＲＦは′″０′となる
。

信号ＷＲＣＬＦの発生するタイミングは、命令ヌテソプ
１で発生する。すなわち、演算処理の先頭で計算要求の
有無を判定することになる。

その後、命令ステップ１１のタイミングになると、シー
ケンサ（８０２）から供給される制御データの中の１つ
であるリセット（クリヤ）信号ＣＲＣＬＦが供給される
。そうすると、フラグ信号ＣＬＲＦが５１′の場合、Ｎ
ＡＮＤゲート（１７０９）の出力信号は０′となり、チ
ャネルコードＣＨＣでデコーダ（１７１１）によって選
択されたＲ５ＦＦ　（１７１２）〜（１７１３）の所定
の入力正に′θ′を供給し、Ｒ３ＦＦをリセット（出力
Ｑ＝′″０′　）する。この動作は、第１２図で説明し
た計算要求信号ＣＲＦをリセットするタイミング■に対
応している。

データ・リード・プロセッサＤＲＰ　（８０８）の詳細
な説明 まず、楽音合成データＲＯＭ（６０６）　（以後データ
・バンク（ＤＢＫ）と称する）のデータフォーマットに
ついて説明する。

第１８図はＤＢＫ　（６０６）のデータ構成図である。

アドレス（００００）＋ｓから１２８語の領域に、以後
にｂＲ＜合成データの先頭位置を示す先頭アドレスを格
納している。合成データは制御データと波形データとで
構成されている。制御データは波形間のくり返し回数指
定データと最終波形フラグデータとで構成されている。

くり返し数回数指定データについて説明する。

Ｎｍ十ｎ 本実施例では、（２）式に示した内挿係数□の算Ｎ 出を簡略化する方法として以下のようにしている。

（１）　　（２）式ではＮｍ十ｎ項の増分値が１であっ
たが内挿係数の分子の増分値をαとする。

る。

（３）　　ＭＮα項を２１６と固定化する。

この結果、内挿係数は、（Ｎｍ十ｎ）α／２１′″とな
り、へ １／２”項は右シフト操作を行なうだけでよ＜、ＭＮ項
を求める必要がなくなり、内挿係数の算出が容易になる
。第１０表にくり返し指定データ、増分値α、波形１周
期のサンプル数と（くり返し回数の関係を示す。

なお、くり返し数指定データが（Ｆ）１６であれば、最
終波形を示す最終波形フラグ（信号ｗＥＦ）として用い
ている。

ＤＢＫ　（６０６）の制御データ領域は波形枚数に関係
なく１２８語として固定化している。また、制御データ
１語は１６ビツト構成であり、次のように、４ビツトず
つの４グループにくり返し指定データを分けている。

ビット位置Ｏ〜′３、・・・Ｃ，Ｃ＃、、Ｄ音ビット位
置４〜７・・・Ｄ＃、Ｅ、Ｆ音ビット位置８〜１１・・
・Ｆ＃、Ｇ、Ｇ＃音ビット位置１２〜１５・・・Ａ、Ａ
”、Ｂ音このようにすることにより、音階によって制御
データを異なるように設定でき、１オクターブ内同−波
形データを使用しても、楽音の立上り時間や、波形形状
の変化時間を一定にすることが可能となる。波形データ
は１語１６ビツト構成のＰＣＭデータである。

第１９図はＤＲＰ　（８０８）の−具体例を示す構成図
である。図中、（１９０１）は楽音合成データＲＯＭ（
ＤＢＫ　）　（６０６）から所定の合成データを読み出
すアドレスデータを格納するＤＢＫアドレスレジスタ、
（１９０２）　ハ楽音合成データＲＯＭ　（ＤＢＫ）（
６０６）から合成データをＤＲＰ　（８０８）の内部に
取り込むＤＢＫ人カバカバッファ１９０８）はＤＢＫ　
（６０６）に格納している先頭アドレスを読み取るため
のアドレスデータを出力する参照先頭アドレスゲート、
（１９０４）は／（Ｘｉ。

ｎ）に相当する波形サンプルに値を格納する波形データ
メモリ■、（１９０５）はバＸｔ＋＋、ｎ）に相当する
波形サンプル値を格納する波形データメモリＮ１（１９
０６）は内挿係数の分子に相当する（Ｎｍ＋ｎ）αを格
納する係数データメモリ、（１９０７）は先頭アドレス
レジスタ、（１９０８）は内挿係数の（Ｎｍ十ｎ）α項
ノ増分値αを生成する増分生成部、（１９０９）は波形
１周期内のサンプルナンバｎを格納する波形サンプルナ
ンバメモリ、（１９１０）は波形ナンバｉを格納する波
形ナンバメモリ、（１９１１）はオフセットデータゲー
ト、（１９１２）は累積レジスタ（ＡＣＣ）、（１９１
３）はフルアダー、ラッチ、やキャリフラグレジスタな
どで構成している演算部、（１９１４）は演算部（１９
１８）内のラッチＡＬにデータを供給するＤＡババス（
１９１５）は演算部（１９１８）内のラッチＢＬにデー
タを供給するＤＢババス（１９１６）は演算部（１９１
８）で行なう演算結果を各レジスタに供給するＤＣバス
、（１９１７）はＤＢＫ人カバカバッファ９０２）の出
力を波形データメモリｌ　（１９０４）などに供給する
ＤＢＫパスである。

次に各部の構成について説明する。波形データメモリｌ
　（１９０４）　、波形データメモリＩ　（１９０５）
は、それぞれＤＢＫ　（６０６）から読み取った波形デ
ータをシーケンサ（８０２）から供給されている制Ｎデ
ータの中の信号ＷＲＷＤＩ、ＷＲＷＤｌ　　によって一
時格納しておくレジスタＲ（ｗＤＩ）、Ｒ（ＷＤＩ）と
、８チャネル分の波形データを記憶する１６ビツト×８
語のメモリＭ（ＷＤＩ）、Ｍ（ＷＤＩ［）でｍ成さｎＴ
いる。通常、メモリは読み出し状態となっており、シー
ケンサ（８０２）から供給されているチャネルコードＣ
ＨＣに基づいたチャネルの波形データＷＤＩ、ＷＤＩを
ＷＤＰ　（８０７）　ニ供給している。

そして、シーケンス（８０２）からの制御データの中の
信号ＷＲＲＡＭによって、メモリは書き込み状態となり
、レジスタＲ（ＷＤＩ）、Ｒ（ＷＤＩ）ｔ７ｍ格納して
いる波形データをチャネルコードＣＨＣに基づいたメモ
リの所定のアドレスに書き込む。

係数データメモリ（１９０６）は、演算部（１９１８）
の演算結果をシーケンサ（８０２）から供給されていル
制御データの中の信号ＷＲＭＤによって一時格納してお
くレジスタＲ（ＭＤ）と、８チャネル分の係数データを
記憶する１６ビツト×８語のメモリＭ（ＭＤ）と、メモ
リＭ（ＭＤ）め出力データを信号ＲＤＭＤによってＤＢ
パスに供給するゲートで構成している。

通常、メモリは読み出し状態となっており、シーケンサ
（８０２）から供給されているチャネルコードＣＨＣに
基づいたアドレスの係数データ（Ｍ（ＭＤ））を、上述
のゲートとＷＤＰ　（８０７）に供給している。

そして、信号ＷＲＲＡＭによって、メモリは書き込み状
態となり、レジスタＲ（ＭＤ）に格納している新係数デ
ータをチャネルコードＣＨＣに基づいたメモリの所定の
アドレスに書き込む。

先頭アドレスレジスタ（１９０７）は、ＤＢＫ　（６０
６）から読み取った先頭番地をシーケンサ（８０２）か
らの制御データの中（以下同じ）の信号ＴＤＡによって
ＤＡババス供給するゲート１と、信号ＷＲＴＡＤによっ
て読み取った先頭番地を一時格納するレジス　　。

りＲ（ＴＡＤ）と、信号ＲＤＴＡＤによってレジスタＲ
（ＴＡＤ）に格納している先頭番地をＤＢババス供給す
るゲート２から構成している。

増分生成部（１９０８）は、ＤＢＫ　（６０６）から読
み取った制御データを信号ＷＲＲＥＰによって一時格納
するレジスタＲ（ＲＥＰ）と、入力レジスタ部（８０８
）から供給されているノートクロック指定データＮＤに
基づいてレジスタＲ（ＲＦＰ）に格納している制御デー
タから所定のくり返し指定データを選択する選択器と、
選択器で選択したくり返し数指定データを第１０表に示
した増分値αに変換する変換器と、最終波形フラグを検
出して最終波形フラグＷＥＦ（′１＃〕を出力する検出
器と、信号ＲＤＲＥＰによって変換器の出力データ（増
分値α）をＤＡパスに供給するゲートとで構成している
。

波形サンプルナンバメモリ（１９０９）は、演算部（１
９１８）の演算結果（新波形サンプルナンバｎ）を信号
Ｗ　ＲＷ　Ｓ　Ｎによって一時格納しておくレジスタＲ
（ＷＳＮ）（！：、８チャネル分の波形サンプルナンバ
ｎを記憶する１６ビツト×８語のメモリＭ（ＷＳＮ）と
、メモリＭ（ＷＳＮ）の出力データを信号ＲＤＷＳＮ　
ニＪ：ってＤＢババス供給するゲートとで構成している
。通常、メモリＭ（ＷＳＮ）は読み出し状態、となって
おり、シーケンサ（８０２）から供給されているチャネ
ルコードＣＨＣに基づいたチャネルの波形サンプルナン
バｎを上述。ゲ、−トに供給している。

そして、信号ＷＲＲＡＭによってメモリＭ（ＷＳＮ）は
書き込み状態となり、レジスタＲ（ＷＳＮ）に格納して
いる新波形サンプルナンバｎｅチャネルコードに基づい
たメモリの所定のアドレスに書き込む。

波形ナンバメモリ（１９１０）は、演算部（１９１８）
の演算結果（新波形ナンバｌ）を信号ＷＲＷＮＤによっ
て一時格納しておくレジスタＲ（ＷＮＤ）と、８チャネ
ル分の波形ナンバｉを記憶する１６ビツト×８語のメモ
リＭ（ＷＮＤ）と、メモリＭ（ＷＮＤ）の出力データ（
波形ナンバ）を入力レジスタ部（８０８）から供給され
ている波形サンプル数指定データＳＤに基づいてシフト
処理（ｉＸサンプル数）を行ない、波形ナンバアドレス
ＷＮＡを出力するシフタ部と、信号ＲＤＷＮＤによって
メモリの出力データをＤＢババス供給するゲート１と、
信号ＲＤＷＮＡによってシフタ部の出力データをＤＢバ
バス供給するゲート２と、波形サンプル数指定データＳ
Ｄに対応するサンプル数データを発生するサンプル数発
生器と、信号ＲＤＮＷＳによってサンプル散発◆生器の
出力データをＤＢババス供給するゲート３とで構成して
いる。

通常メモリＭ（ＷＮＤ）は読み出し状態と君っており、
シーケンサ（８０２）から供給されているチャネルコー
ドＣＨＣに基づいたチャネルの波形ナンバｉを上述のゲ
ート１とシフタ部に供給している。

そして、信号ＷＲＲＡＭによってメモリＭ（ＷＮＤ）は
書き込み状態となり、レジスタＲ（ＷＮＤ）に格納して
いる新波形ナンバｉをチャネルコードに基づいたメモリ
の所定のアドレスに書き込む。

累積レジスタ（ＡＣＣ）（１９１２）は、演算部（１９
１８）の演算結果を信号ＷＲＡＣＣによって一時格納し
ておくレジスタＲ（ＡＣＣ，）と、信号ＲＤＡＣＣによ
ってレジスタＲ（ＡＣＣ）に格納しているデータをＤＡ
パスに供給するゲートとで構、成している。

第２３図は演算部（１９１Ｋ）の−具体例を示す構成図
である。（２８０１）−は信号グ２の立下りニップでＤ
Ａパスの内容を記憶するラッチＡＬであり、信号ＤＣＲ
ＡＬでクリヤされる。（２８０２）は信号０２の立下り
エッヂでＤＢババス内容を記憶するラッチＢＩ、１（２
８０３）はキャリ入力（ＣＩ　）とキャリ出力（Ｃｏ）
とを有する１６ビツト加算器（ＦＡ）、（３２０４）は
ＦＡ　（２８０ｇ）のキャリ出力信号を信号ＷＲＭＤに
よって格納するキャリフラグレジスタ、（２８０５）は
信号ＴＣＡによってＦＡ　（２３０８）の出力データを
ＤＡババス供給するゲート、（２８０６）はＦＡ　（２
８０８）の出力データをＤＣバスに供給するゲート、（
２８０７）はＤＣバスにデータ（００００）１６を供給
するゲート、（２８０８）は入力レジスタ部（ＳＯａ　
）から供給されているキーオン／オフ信号ＫＤと信号Ｒ
ＤＦＬＧとチャネルコードＣＨＣとを入力とし、チャネ
ルごとに独立にキー信号がオフ状態からオン状態に変化
するタイミングを検出して検出信゛号を出力するオン／
オフ検出部、（２８０９）〜（２３１８）はＡＮＤゲー
ト、（２８１４）　（２８１５）（２８１６）はＯＲゲ
ートである。

増分生成部（１９０Ｂ）から供給されている最終波形フ
ラグ信号ＷＥＦと信号ＲＤＮＷＳとがともに′１′の場
合、ＡＮＤゲート（２８０９）の出力信号は′″１′と
なり、ラッチＢＬ　（２８０２）をリセットする。信号
ＷＥＦと信号ＷＲＭＤがともに′″１′の場合、ＡＮＤ
ゲート（２８１２）の出力信号はゞ１′となり、ＤＣバ
スにはゲート（２８０７）からのデータ（００００）ｌ
ａが供給サレる。

オフセットデータゲート（１９１１）で発生するオフセ
ットデータは１０進数で２５６であり、制御データの格
納領域に相当する。

ＤＲＰ　（８０８）もＦＤＰ　（８０６）と同様に、シ
ーケンサ（８０２）から供給される制御信号に基づいて
上述する演算処理を行なう。

■　ＤＢＫに格納しである先頭アドレスＴＡＤを読み取
る。

入力レジスタ部（８０８）から供給されている楽音発生
データ（ＮＤ、ＳＤ）　をシーケンサ（８０２）　かう
供給されている信号ＲＤＲＴＡによってＤＣバスに供給
する。そして、ＤＣバス上の信号ＮＤ。

ＳＤを信号ＷＲＤＢＫによってＤＤＫアドレスレジスタ
（１９０１）に格納し、ＤＢＫ　（６０りに供給する。

ＤＢＫ　（６０６）　’から読み出した先頭アドレスデ
ータＴＡＤを信号ＷＲＴＡＤによって先頭アドレスレジ
スタ（１９０７）のレジスタＲ（ＴＡＤ）に格納する。

■　くり返し数指定データの読み込み処理。

読み込んだ先頭アドレスデータＴＡＤと波形ナンバメモ
リ（１９１０）に格納している波形ナンバｉとの加算処
理（ＴＡＤ＋ｉ）を演算部（１９１８）で行ない、加算
結果をＤＢＫアドレスレジスタ（１９０１）に格納し、
ＤＢＫ　（６０６）からくり返し数指定データを読み取
り、増分生成部（１９０８）のレジスタＲ（ＲＥＰ）に
格納する。

スデータＴＡＤとオフセットデータ（２５６）１０との
加算処理（ＷＡＤＩ＝ＴＡＤ十、２５６）を演算部（１
９１８）で行ない、加算結果をＡＣＣ’（１９１２）　
（７）　Ｒ（Ａｃｃ　）に格納する。ＡＣＣ（１９１２
）に格納したアドレスデータＷＡＤＩと波形サンプルナ
ンバメモリ（１９１０）に格納している波形サンプルナ
ンバｎとの加算処理（ＷＡＤ１＝ＷＡＤ１＋ｎ）を演算
部（１９１８）で行ない加算結果をＡＣＣ（１９１２）
に格納する。そして、ＡＣＣ（１９１２）に格納しであ
るアドレスデータＷＡＤ１′と波形ナンバｉを波形サン
プル数指定データＳＤに基づいてシフト処理したデータ
（ｉＸサンプル数；ｉ＝ｏ、１，２．・・・、ｌ−１）
との加算処理（ＷＡＤＩ’＝ＷＡＤ１’＋ｉＸ　サンプ
ル数）を演算部（１９１８）で行ない、加算結果をＡＣ
Ｃ（１９１２）とＤＢＫ　７ドレスレジスタ（１９０１
）　ニ格納し、ＤＢＫ（６０りからバＸ；、ｎ）に相当
する波形サンプルデータを読み取り波形メモリｌ　（１
９０４）内のレジスタＲ（ＷＤ、Ｉ）に格納する。

■　波形サンプル／（Ｘ；＋＋、ｎ）の読み取り処理。

ＡＣＣ（１９１２）に格納したアトＬ／スデータＷＡＤ
ｌ＃と波形サンプル数指定データＳＤで指定している波
形サンプル数ＮＷＳ　（波形ナンバメモ１バ１９１０）
内で発生）との加算処理（ＷＡＤ２＝ＷＡＤ１’　十Ｎ
ＷＳ）を演算部（１９１８）で行ない加算結果をＤＢＫ
アトＬ／スＬ／ジスタ（１９０１）　ニ格納し、ＤＢＫ
　（６０６）から／（Ｘｔ＋＋、１）に相当する波形サ
ンプルデータを読み取り波形メモリＢ　（ｉ９ｏ５）内
のレジスタＲ（ＷＤＩ）に格納する。

■　波形サンプルナンバｎの更新処理。

波形サンプルナンバｎとシーケンサ（８０２）から供給
される信号ＤＡＤＤＩとの加算処理（ｎ＝ｎ十１）を演
算部（１９１８）で行ない、波形サンプルナンバメモリ
（１９０９）内の波形ナンバレジスタＲ（ＷＳＮ）に格
納する。

■　内挿係数（Ｎｍ十ｎ）αの更新処理。

係数データメモリ（１９０６）に格納している内挿係数
（（Ｎｍ＋ｎ）α〕と増分生成部（１９０８）で発生し
ている増分値αとの加算処理を演算部（１９１８）で行
ない、加算結果を係数データメモリ（１９０６）内にあ
る係数データレジスタＲ（ＭＤ　）に格納すると共に、
加算結果がオーバフォローした場合演算部（１９１８）
内にあるキャリーフラグレジスタＣＦを′１＃にセット
する。

■　波形ナンバｉの更新処理。

波形ナンバメモリ（１９１０）に格納している波形ナン
バｉと上述■で説明したキャリーフラグレジスタＣＦの
内容との加算処理“（ｉ＝ｉ＋ｃＦ）を演算部（１９１
８）で行ない、波形ナンバメモリ（１９１０）内にある
波形ナンバレジスタＲ（ＷＮＤ）に格納する。

■　レジスタＲ（ｗＮＤ）、Ｒ（ＷＳＤ）、Ｒ（ＭＤ）
、Ｒ（ＷＤＩ）、Ｒ（ＷＤＩ）に格納した各種データを
チャネルコードＣＨＣで指定されたそれぞれのメモリ領
域へのデータ転送処理。命令ステップ１１のタイミング
で、シーケンサ（８０２）から供給される信号ＷＲＲＡ
Ｍに基づいてデータ転送処理が行なわれる。なお、計算
要求フラグ信号ＣＬＲＦが′０′の場合には転送処理を
行なわないようにしている。なぜならば、新しい波形サ
ンプルの算出を行なわないためである。

ｉ　１１　表ニＤＲＰ　（８０８）の演算シーケンスを
示ス。

第１１表に示す命令ステップを順次実行することにより
、上述■〜■で説明した処理が実現される。

ナオ、第４表で説明したキーオン／オフ信号にＤが′０
′から′″１′に変化した最初の処理はイニシャル処理
として上述のような条件設定を行なう。

イニシャル処理を指示する信号〔１１′〕は、第２８図
に示した演算部（１９１８）内のオン／オフ検出部（２
８０８）で発゛生ずる。

■　波形サンプルナンバｎ　＝　（０）１ｏ　設定。

第１１表に示した命令ステップ７のタイミングで信号Ｗ
ＲＷＳＮが演算部（１９１８）に供給される。

そうすると、ＡＮＤゲー）　（２８１０）の出力信号は
′″ｌ′となり、ゲート（２１０６）　（２８０？）　
　の制御入力に１１′が供給される。この結果、ＤＣバ
スには（００００）＋６が供給され、波形サンプルナン
バメモリ（１９０９）内のレジスタＲ（ＷＳＮ）ｆｉ：
（００００）１６を格納する。

Ｃ）波形ナンバ１−（０）＋ｏ段設定 第１１表に示した命令ステップ１ｏのタイミングで、信
号ＷＲＷＮＤが演算部（１９１１）に供給される。そう
すると、ＡＮＤゲート（２ａ１ｔ）の出力信号は′″１
′とな゛す、ゲート（２８０６）　（２８０７）の制御
入力に１１′が供給される。この結果、ＤＣバスには（
ＯＯ００）１６が供給され、波形ナンバメモリ（１９１
０）内ルジスタＲ（ＷＮＤ）　に（００００）１．を格
納する。

上述の■、■の処理によって、キーオン／オフ信号ＫＤ
がオフからオンに変化するたびに、波形ナンバｉと波形
サンプルナンバｎとが初期設定される。

ま１こ、ＤＢＫ　（６０６）から読み込んだくり返し指
定データが（Ｆ）１６すなわち、最終波形フラグＷＥＦ
ならば、上述のような条件設定を行なう。

■　内挿係数の分子項（Ｎｍ＋ｎ）α−（０）＋ｏ設定
。

第１１表に示した命令ステップ９のタイミングで信号Ｗ
ＲＭＤが演算部（１９１１）内のＡＮＤゲート　　脩（
２８１２）に供給される。そうすると、ＡＮＤゲート（
２８１２）の出力信号は′″１′となり、ゲート（２８
０６）　　−’０′°°“）″制御入力ｉｚ、　’　１
　’供給８０６・′結　。

果、ＤＣバスには（００００）＋ｅが供給され、係数レ
ジスタメモリ（１９０６）内のレジスタＲ（ＭＤ）に（
００００）ｌ、を格納する。

■　波形サンプル数ＮＷ　Ｓ　＝　（０）ｔｏ設定。

第１１表に示した命令ステップ７のタイミングで信号Ｒ
ＤＮＷＳが演算部（１９１８）内のＡＮＤゲート（２１
０９）に供給される。そうすると、ＡＮＤゲート（２８
０９）の出力信号は５１′となり、ラッチＢＬ（２８０
２）の格納状態をクリヤ（００００）１６する。この結
果、波形サンプル／（Ｘｔ−＋−＋、ｒｉ）を読み込む
ためのＤＢＫ　（６０６）のアドレスデータは波形サン
プル／（Ｘｔ、ｎ）を読み込んだアドレスデータと等し
くなる。

上述■−■の設定によって、最終波形データとなると、
実質的に波形内挿処理を行なわず、最終波形データをく
り返し使用することになる。

第１１表に示した信号についての説明 上述する信号はシーケンサ（８０２）から供給される。

ＲＤＯ５Ｄは、オフセットデータ（２５６）をＤＡババ
ス供給する。

ＲＤＡＣＣは、ＡＣＣ（１９１２）内のレジスタＲ（Ａ
ＣＣ）に格納しているデータをＤＡババ ス供給する命令。

ＲＤＲＥＰは、増分生成部（１９０Ｂ）内で生成された
増分値αをＤＡババス供給する命 令。

ＲＤＷＳＮは、波形サンプルナンバメモリ（１９０９）
内のメモリＭ（ＷＳＮ）から読み出 されている波形サンプルナンバｎ をＤＢババス供給する命令。

ＲＤＷＮＤは、波形ナンバメモリ（１９１０）内のメモ
リＭ　（ＷＮＤ　）から読み出されている波形ナンバｌ
をＤＢババス供給 する命令。

ＲＤＷＮＡは、波形ナンバメモリ（１９１０）内にある
シフタ部で発生している波形ナン バアドレス（ＷＮＡ）をＤＢババス 供給する命令。

ＲＤ　′ｒ　Ａ　Ｄは、先頭アドレスレジスタ（１９０
７）内のレジスタＲ（ＴＡＤ　）に格納してい る先頭番地をＤＢババス供給する 命令。

ＲＤＮＷＳは、波形ナンバメモリ（１９１０）内のサン
プル数発生器で発生しているサン プル数をＤＢババス供給する命令。

ＲＤＭＤは、係数データメモリ（１９０６）内のメモリ
Ｍ（ＭＤ）から読み出されている 係数データをＤＢパスに供給する 命令。

ＲＤＲＴＡは、入力レジスタ部（８０８）から供給され
ている楽音発生データ（ＮＤ。

ＳＤ）をＤＣバスに供給する命令。

ＷＲＤＢＫは、ＤＣバス上のデータをＤＤＫアドレスレ
ジスタ（１９０１）内のレジスタＲ（ＤＢＫ）に格納す
る命令。

先 ＷＲＡＣＣは、ＤＣバス上のデータＡＡＣＣ（１９１２
）内のレジスタＲ（ＡＣＣ）に格納する 叩ＴＩ。

ＷＲＷＳＮは、ＤＣバス上のデータを波形サンプルナン
バメモリ（１９０９）内のレジスタＲ（ＷＳＮ）に格納
する一命令。

ＷＲＭＤは、ＤＣバス上のデータを係数データメモリ（
１９０６）内のレジスタＲ（ＭＤ）に格納する命令。

ＷＲＷＮＤは、ＤＣバス上のデータを波形ナンバメモリ
（１９１０）内のレジスタＲ（ＷＮＤ）に格納する命令
。

ＴＤＡは、先頭アドレスレジスタ（１９０７）にＤＢＫ
から読み込んだ先頭番地をＤＡババ ス供給する命令。

ＴＣＡは、ＤＣバス上のデータをＤＡババス供給する命
令。

ＤＣＲＡＬは、演算部（１９１ｇ）内フランチＡ　Ｌ　
（２３０１）をクリヤする命令。

ＤＡＤＤＩは、演算部（１９１８）内のＦＡ　（２８０
８）にキャリ入力信号（＋１）を供給する 命令。

ＲＤＦＬＧは、演算部（１９１８）内のオン／オフ検出
部（２３０８）に新キーオン／オフ信号ＫＤを取り込む
命令。

ＷＲＲＡＭは、波形データメモリｌ　（１９０４）内の
レジスタＲ（ＷＤＩ）、波形データメ モ’）　Ｉ　（１９０５）内（７）ｌ／レジスタ（ＷＤ
ｌｌ）、係数データメモリ（１９０６）内のレジスタＲ
（ＭＤ）、波形サン プルナンバメモリ（１９０９）内のレジスタＲ（ＷＳＮ
）　、波形ナンバメモ ’Ｊ　（１９１０）内（７）ｌｉ　’、；ニア、　タＲ
（ＷＮＤ　）に格納しているデータを、それぞ れ（７）メモ’ＪＭ（ＷＤＩ）、Ｍ（ＷＤＮ）、Ｍ（Ｍ
Ｄ）、Ｍ（ＷＳＮ）、Ｍ（ＷＮＤ）に書き込む命令。

以上のように、データメモリ（ＤＢＫ）に合成データ（
波形データ、制御データ）の先頭番地を格納することに
より、回路構成を複雑化することなく、データメモリ内
のデータ内容操作だけで異なる波形データの選択ができ
、異なる楽音を容易に発生することができる。

さらに、複数組の制御データ（くり返し数指定データ）
を用意し、合成する場合には、所定の制御データを選択
して使用するようにして０９．るため、音階によって制
御データを異なるように設定することができ、１オクタ
ーブ内同−波形データを使用しても、楽音の立上り時間
や、波形形状の変化時間を一定にすることができる。

さらに、同一データベース上に波形データ、制御データ
と先頭番地とを格納し、時分割的に各種データを読み取
るようにしているので、データメモリ（ＤＢＫ）の回路
構成が簡略化できるとともに、データメモリとＤＲＰ　
（８０８）とのインターフェース処理が簡略化できる。

波形データプロセッサＷＤＰ　（８０υの詳細な説明第
２０図はＷＤＰ　（８０７）の演算処理の流れ図である
。ＷＤＰ　（８０７）の演算処理として、４種類の演算
がある。

■　波形内挿演算を行なって仮想波形す、ンプル値／（
Ｘｉ、ｍ、ｎ）を求める。

■　仮想波形サンプル値バＸｉ、ｍ、。）とエンベロー
プデータＥＤとの乗算を行ない、エンベロープ　　。

付加波形サンプル値／（Ｘｉ　、ｍ、ｎ、ｑ、ｒ）を求
める。

■　前回求めたエンベ６−　プ付加波形すンプル値旧／
　（Ｘｉ、ｍ、ｎ、ｑ、ｒ）と今回求めたエンベロープ
付加波形サンプル値新バＸｉ、ｍ、ｎ、ｑ、ｒ）との差
分演算を行なって差分波形サンプル値Ｄ／（Ｘｉ、ｍ、
ｎ、ｑ、ｒ）を求める。

■　エンベロープデータＥＤの更新を行なう。

次ニ、エンベロープデータＥＤとエンヘローフ付加方法
について説明する。

エンベロープデータＥＩ）は２０ビツトで構成されてい
る。上位４ビツトをＥＤＬＴ（Ｑ）、下位１６ビツトを
ＥＤＬ（Ｒ）とする。

エンベロープデータＥＤの更新方法は、新ＥＤ＝旧ＥＤ
十△ＥＤと云う演算処理を行なって求める。

増分エンベロープデータΔＥＤは、ＣＰＵ　（６０８）
から人力レジスタ部（ＳＯａ）に供給されたサスティン
データＤＳＵＳあるいは、ダンパーデータＤＤＭＰを使
用する。サスティンデータ、ダンツマ−データの選択は
、オルガン型エンベロープ、ピアノ型エンベ占−プおよ
びキーオン／オフ信号に基づいて使い分けを行なう。

エンベロープ付加波形サンプル値を求める演算式を下式
に示す。

／（Ｘｉ、ｍ、ｎ）　　　・・・・・・・・・・・・　
（５）ｑ　＝　０　、１　、２　、・・・、Ｑ−１（Ｑ
　＝　２’）ｒ＝０，１，２．−、Ｒ−１（Ｒ＝２”）
エンベロープデータＥＤを単調土着力ｌすなわち、新Ｅ
Ｄ−旧ＥＤ十△ＥＤ（一定）とし、（５）式を実行する
ことにより、指数特性の減衰（立下り）エンベロープが
付加できる。ま丁こ、単調減少、すなわち新ＥＤ＝旧Ｅ
Ｄ−△ＥＩ）（一定）とすること番こより、指数特性の
立上り（アタック）エンベロープを付加することができ
る。このような処理を行なうことで、指数特性のエンベ
ロープを発生せずｉこ、演算ｔどけで求められ、エンベ
ロープデータＥＤの生成が簡単な構成で実現できる。

第２１図はＷＤＰ　（８０７）の−具体例を示す構成図
である。図中（２１０１）は波形データゲートｌ　１（
２１０２）は波形データゲート川、（２１０３）　ｉよ
エンベロープデータＥＤの増分値を発生するエンベロー
プ増分発生部（△ＥＤ発生部）、（２１０４）　ｉよ１
１波形すンプル値／　（Ｘｉ、ｍ、ｎ、ｑ、ｒ）を記憶
して０る１日波形データメモリ部、（２１０５）はエン
ベロープデータＥＤを記憶しておくエンベロープデータ
メモ１ノ部（ＥＤメモ１）部）　（２１０６）は乗算部
、（２１０７）　Ｇよ（５）式杏ζ示した１／２ｑある
いは１　／　２Ｑ　＋　１の演算を行なうシフタ部、（
２１０８）はフルアダー、ラッチ？キャリーフラグレジ
スタなどで構成している演算部、（２１０９）は差分波
形サンプル値Ｄ／（Ｘｉ、ｍ、ｎ、ｑ、ｒ）を格納する
アウトプットバッフ７レジ、スタ（ＯＢＲ）、（２１１
０）はアナログバッフ１メモリ部（８１２）内のアナロ
グスイッチ（１１０８）〜（１１０７）　（コンデンサ
Ｃ，Ｎｃ、に電荷を蓄えるためのスイッチ）（第１１図
）のオン／オフを制御する書き込みパルス発生部、（２
１１１）は演算部（２１０８）内のラッチＡＬにデータ
を供給するＷＡババス（２１１２）は演算部（２１０８
）内のラッチＢＬにデータを供給するＷＢババス（２１
１８）は演算部（２１０８）で行なった演算処理結果を
各レジスタに供給するＷＣバスである。

次に各部の構成内容について説明する。△ＥＤ発生部（
２１０８）は増分データ△ＥＤとしてサスティンデータ
ＤＳＵＳとダンパーデータＤＤＭＰのどちらか一方を選
択する選択器と入力レジスタｍ　＜８ｏｓ）から供給さ
れているキーオン／オフ信号ＫＤ、オルガン型／ピアノ
型指定信号ＯＰＳとダンパーオン／オフ信号ＤＭＰから
選択信号を生成する制御器と、信号ＫＤ、信号ＯＰＳ、
信号ＤＭＰとＤＲＰ　（８０８）内の増分生成部（１９
０８）から供給されて０る最終波形フラグ信号ＷＥＦか
ら仮想キーオン／オフ信号を生成し仮想キー信号ＥＡＤ
Ｇを出力する仮想キー信号発生器とから構成している。

第１２表ζこ増分データ△ＥＤの選択内容と仮想キー信
号ＥＡＤＧの発生状態を示す。

第７表に示した信号ＯＰＳが′０＃、すなわちオルガン
型指定の場合、仮想キー信号ＥＡＤＧ　ｉよ、キーオン
／オフ信号ＫＤのオン（′ビ）、オフ（′″Ｏ′）状態
と等しくなる。

信号ＯＰＳが１１′、すなわちピアノ型指定の場合、仮
想キー信号ＥＡＤＧは下達の状態となる。

■　信号ＷＥＦが′０′の場合 （ａ）　　信号ＤＭＰ　（第７表に示したダン／喝オン
／オフ信号）が１０′の場合、仮想キー信号ＥＡＤＧは
ゞオン′状態となる。

（ｂ）　　信号ＤＭＰが′１′の場合、仮想キー信号Ｅ
ＡＤＧは、キーオン／オフ信号ＫＤのオン、オフ状態と
等しくなる。

■　信号ＷＥＦが％１ｆの場合 信号ＤＭＰ、キーオン／オフ信号ＫＤの状態に関係なく
、仮想キー信号ＥＡＤＧはオフ状態となる。

仮想キー信号ＥＡＤＧの働きの説明 信号ＷＥＦが′１′となり最終波形データをくり返し用
いて、持続音の楽音を発生する場合、オルガン型指定で
あれば、オルガン型の楽音特性と等しくなり問題は発生
しない。

ピアノ型指定となると、楽音特性は減衰特性とする必要
があり、信号ＷＥＦ−″１１′となり、最終波形データ
をくり返し用いて持続音を発生しても、仮想キー信号Ｅ
ＡＤＧをオフ状態として、減衰エンベロープ特性を伺加
して強制的に楽音特性を減衰特性とする。

用波形データメモリ部（２１０４）は、演算部（２１０
８）の演算結果をシーケンサ（８０２）から供給されて
いる信号ＷＲＯＷＤによって一時格納しておくレジスタ
Ｒ（ＯＷＤ）と、８チャネル分のエンベロープ付加波形
サンプル値バＸ　ｉ、ｍ、ｎ、ｑ、ｒ）を記憶する１６
ビツト×８語のメモリＭ（ＯＷＤ）と、メモリＭ（０Ｗ
Ｄ）の出力データを信号ＲＤＯＷＤ’＋こよってＷＢバ
バス供給するゲートとで構成している。通常メモリＭ（
ＯＷＤ）は読み出し状態となっており、シーケンサ（８
０２）から供給されているチャネルコードＣＨＣに基づ
いたアドレスのエンベロープ付加波形サンプル値を上述
のゲートに供給している。そして、信号ＷＲＲＡＭによ
ってメモリＭ（ＯＷＤ）は香き込み状態となり、レジス
タＲ（ＯＷＤ）に格納しているデータがメモリＭ（ＯＷ
Ｄ）に書き込まれる。

ＥＤメモリ部（２１０４）は、演算部（２１０Ｂ）の演
算結果を信号ＷＲＥＤＬ、　ＷＲＥＤＵによってそれぞ
れ一時格納するレジスタＲ（ＥＤＬ）、Ｒ（ＥＤＵ）と
、８チャネル分のエンベロープデータＥＤを記憶するメ
モリΔ（（ＥＤＬ）、Ｍ（ＥＤＵ）と、メモリＭ（ＥＤ
Ｌ）　　の出力データを信号ＲＤＥＤＬによってＷＢバ
バス供給するゲートＬと、メモリＭ（ＥＤＵ）の出力デ
ータを信号ＲＤＥＤＵによってＷＢババス供給するゲー
トＵとで構成している。メモリＭ（ＥＤＬ）は１６ビツ
ト×８語、メモリＭ（ＥＤＵ）は第　　　１２　　　表 ４ビット×８語である。通常メモリＭ（ＥＤＬ）　、−
Ｍ（ＥＤＵ）は読み出し状態となっており、チャネルコ
ードＣＨＣに基づいｔこアドレスのエンベロープデータ
ＥＤが読み出され、上述のゲー）＃Ｌ１ゲートＵにそれ
ぞれ供給される。まｔこ、信号ＥＤＵは乗算部（２１０
６）に、信号ＥＤＬはシフタ部（２１０？）に供給され
ている。

そして、信号Ｗ　ＲＲＡ　ＭによってメモリＭ（ＥＤＬ
）、Ｍ（ＥＤＵ）は書き込み状態となり、レジスタＲ（
ＥＤＬ）、Ｒ（ＥＤＵ　）に格納しているデータがメモ
リＭ　（ＥＤＬ　）、λ１（ＥＤｔＤに書き込まれる。

乗算部（２１０Ｇ）は、波形データを信号ＷＲＭＬＰに
よって一時格納するレジスタＲ（ＭＬＰＩ’）と、信号
５ＥＬＷＥ＝’Ｏ’の時ＤＲＰ　（８０Ｂ）から供給さ
れている係数データＮＬＰを一時格納し、信号５ＥＬＷ
Ｅ＝′１′の時ＥＤメモリ部（２１０５）から供給され
ているエンベロープデータＥＤＬを一時格納するレジス
タＲ（ＭＬＰ２）と、レジスタＲ（ＭＩ、ＰＩ）に格納
しているデータを被乗数（２の補数表現）としレジスタ
Ｒ（ＭＬＰ２）に格納しているデータを乗数（絶対値表
現）とする１６ビツト×１６ビツト＝３２ビツトの乗算
器と、信号ＲＤＭＬＰによって乗算器の乗算結果上位１
６ビツトをＷＢババス供給するゲートとで構成している
。

シフタ部（２１０７）は、演算部（２１０８）の演算結
果を信号ＷＲ５ＦＴによって一時格納するレジスタＲ（
ＳＦＴ）と、レジスタＲ（ＳＦＴ）に格納したデータを
ＥＤメモリ部（２１０５）から供給されているエンベロ
ープデータＥＤＵに基づいてシフト操作ＲＣ８ＦＴ） （−；　ｑ　＝　０　、１　、２　、・・・、２’−１
）するシフタｑ と、シフタの出力データを信号ＷＲ５ＦＡによって一時
格納するレジスタＲ（ＳＦＡ）と、信号ＲＤＳＦＡによ
ってレジスタＲ（ＳＦＡ）に格納し亡データをＷＡババ
ス供給するゲートＡと、信号ＲＤＳＦＢによってシフタ
のデータを直接ＷＢババス供給するゲートＢとで構成し
ている。

第２４図は演算部（２１０Ｂ）の−興本例を示す構成図
である。（２４０１）はＷＡババス上データを信号ＩＮ
Ｖによって反転する反転ゲート、（２４０２）は反転ゲ
ー）　（２４０１）の出力データを信号０２の立下りエ
ッヂで一時格納するラッチＡＬで、信号ＷＣＲＡＬによ
って格納状態が（００００）１６になる、すなわちリセ
ットされる。（２４０３）はＷＢ／＜ス上のデータを信
号０２の立下りエッチで一時格納するう、ノチＢＬ、（
２４０４）はキャリ入力、キャリ出力を有する１６ビツ
ト加算器（ＦＡ）、（２４０５）はＦＡ　（２４０４）
のキャリ出力を信号ＷＲＥＤＬによって記憶し、信号Ｒ
ＤＥＤＬによってリセットするキャリフラグレジスタＥ
ＣＦ、　　（２４０６）はＡＮＤゲート、（２４０７）
はＯＲゲート、（２４０Ｂ）は信号ＷＴＣＡによってＦ
Ａ　（２４０４）の出力データをＷＡババス供給するゲ
ートＡ、　　（２４０９）　ｉよＷＣ、バスにデータ（
ＦＦＦＦ）ｌａを供給するゲートＢ１（２４１０）はｗ
ｃババスＷＢノ〈ス上のデータを供給するゲートＱ、　
（２４１１）はＦＡ　（２４０４）の出力データをＷＣ
バスに供給するゲートＤ、　　（２４１２）ζよデータ
（００００）ｌａをｗｃババス供給するゲートＥ１（２
４１１）は信号ＴＢＣ、信号ＷＲＥＤＵ、信号ＷＲＥＤ
Ｌ１信号ＥＡＤＧおよびＦＡ　（２４０４）の出力信号
（ビット位置４）に基づいてゲート３３　（２４０９）
〜ゲートＥ（２４１２）のいずれか１つを選択するゲー
ト選択器である。

ゲート選択器（２４１８）で選択するゲートについて説
明すＺ０シーケンサ（８０２）から供給されている信号
ＴＢＣによってゲートＣ（２４１０）が選択され、ＷＣ
バスにはＷＢババス上データが供給される。

△ＥＤ発生部（２１０３）から供給されている仮想キー
信号ＥＡＤＧがオン状態であると、信号Ｗ　ＲＥ　Ｄ　
Ｌあるいは信号Ｗ　ＲＥ　Ｄ　Ｕによってゲー）　Ｅ　
（２４１２）が選択され、ＷＣバス上にはデータ（ｏｏ
ｏｏ）、６が供給される。すなわち、エンベロープデー
タＥＤＵ。

ＥＤＬをともに（００００）＋６と設定することになる
。

この結果、エンベロープ付加波形サンプル値バＸｉ。

□、□、ｑ、ｒ）　＝　／（Ｘ＋、ｍ、ｎ）となる。

また、ＦＡ　（２４０４）の出力信号（ビット位置４）
が４１′でかつ信号ＷＲＥＤＵが供給されるとゲー）　
Ｂ　（２４０９）が選択されＷＣバスにデータ（ＦＦＦ
Ｆ）ｉｓが供給される。すなわち、エンベロープデータ
ＥＤＵを常時（Ｆ）１ｇと設定することになる。

上述以外の状態では、ゲートＤ　（２４１１）が選択さ
れ、ＦＡ　（２４０４）の出力データがＷＣバスに供給
される。

なお、同波形データメモリ部（２１０５）、ＥＤメモリ
部（２１０６）に供給されている信号ＷＲＲＡ　Ｎは、
ＤＲＰ　（８０８）で説明した信号ＷＲＲＡＭと同一の
ものである。

ＷＤＰ　（８０７）もＤＲＰ（８０８）、ＥＤＰ　（８
０６）と同様にシーケンサ（８０２）から供給される制
御信号に基づいて上述する演算処理を行ない、上述した
■〜■の処理内容を実現するようになっている。

■仮想波形サンプル値バＸｉ、ｍ、ｎ）を求める。

信号ＲＤＷＤＩ　１ＲＤＷＤｎ　（命令ステップ２に対
応）によってＤＲＰ　（８０８）から供給されている波
形サンプル値バ刈、。）とバＸ；＋＋、ｎ）をＷＡババ
スＷＢババス供給し、演算部（２１０８）のラッチＡＬ
、ＢＬに信号０２立下りエッヂで波形サンプル値を格納
する。この時演算部（２１０８）に加えられる信号ＩＮ
ＶによってラッチＡＬに格納されるデータは反転データ
、すなわちバＸｔ、ｎ）となる。

そして、ラッチＡＬ　（２４０２）、ラッチＢＬ　（２
４０８）に格納さしたデータを用いて演算部（２１０８
）で加算処理ｃ／（Ｘｉ、ｎ）＋７（Ｘｉ＋＋、ｎ）＋
１．］、すなわち（／（Ｘｉ−＋。

ｎ）　　／（Ｘｉ、ｎ））が実行され、演算結果がｗｃ
ババス出力され、信号ＷＲＭＬＰによって乗算部（２１
０６）内の被乗数レジスタＲ（ＭＬＰＩ）に信号０２の
立上りエッチで書き込まれるとともに、ＤＲＰ　（８０
８）から供給されている内挿係数（Ｎｍ十ｎ）αが乗数
レジスタＲ（ＭＬＰ２）に格納される。

そうすると、乗算部（２１０６）内で （／（Ｘ；＋＋　、ｎ）　　／（Ｘｉ、ｎ））Ｘ　（Ｎ
ｍ　＋ｎ）αの乗算が実行される。乗算結果は命令ステ
ップ４の終了までに正しい値になるものとする。次に信
号ＲＤＷＤ’ｌによって矩形サンプル値／（Ｘｉ、ｎ）
をＷＡババス、信号ＲＤＭＬＰによって乗算結果をＷＢ
ババス供給し、信号０２の立下りエッヂでラッチＡＬ、
ＢＬにそれぞれのデータを格納する（命令ステップ５に
対応）。なお、乗算結果は乗算器の上位１６ビツトを利
用している。これは、１／２１６処理と等価なものであ
る。

演算部（２１０８）で加算処理を実行することにより、
（２）式で表わした仮想波形サンプル値／（Ｘｉ、ｍ、
ｎ）が求められる。

■エンベロープ付加波形サンプル値／（Ｘｉ、ｍ、ｎ。

ｑ、ｒ）を求める。

仮想波形サンプル値／（Ｘｉ、ｍ、ｎ）を、信号ＷＲＭ
ＬＰ１信号ＷＲ５ＦＴ　（命令ステップ６に対応）によ
って、乗算部（＊１０６）内の被乗数レジスタＲ（ＭＬ
Ｐｔ）とシフタ部（２１０７）内のレジスタＲ（ＳＦＴ
）に信号ｙ２の立上りエッヂで格納する。また、ＥＤメ
モリ部（２１０５）から乗算部（２１０６）に供給して
いるエンベロープデータＥＤＬを信号５ＥＬＷＥ　（命
令ステップ６に対応）によって乗算部（２１０６）内の
乗数レジスタＲ（ＭＬＰ２）に格納し、乗算処理（／（
Ｘｉ　、ｍ、　ｎ　）Ｘｒ、）を実行する。

一方、シフタ部（２１０７）内のレジスｊりＲ（ＳＦＴ
）に格納した仮想波形サンプル値へＸｉ、ｍ、ｎ）をＥ
Ｄメモリ部（２１０５）からシフタ部（２１０７）に供
給されているエンベロープデータＥＤＵ（Ｑ）に基づい
て、シフト操作（／（Ｘｉ、ｍ、ｎ）／２ｑ）を行ない
、信号ＷＲＳＦＢ（命令ステップ７に対応）によって、
シフタ部（２１０７）内の出力レジスタＲ（ＳＦＢ）に
格納する。

そして、乗算部（２１０６）で行なった乗算結果を、信
号ＴＢＣ，信号ＷＲ８ＦＴ　（命令ステップ８に対応）
によってシフタ部（２１０７）内のレジスタＲ’（ＳＦ
Ｔ）に格納し、エンベロープデータＥＤＵ（Ｑ）　　に
基づいたシフト操作行なう。

信号ＲＤＳＦＡ、ＲＤＳＦＢ　（命令ステップ９に対応
）によってシフタ部（２１０７）内の出力レジスタＲ（
ＳＦＢ）に格納しであるデータ（ｆ（Ｘｉ、ｍ、ｎ）／
２ｑ：）を演算部（２１０８）内のラッチＢＬに、シフ
タ部（２１０７）信号ＩＮＶによって論理反転し、演算
部（２１０８）内のラッチＡＬにそれぞれ格納する。

そして、演算部（２１０Ｂ）で加算処理を実行するこト
ニヨリ、エンベロープ付加波形サンプル値／（Ｘｔ。

ｍ、ｎ、ｑ、ｒ）が求められる。

■差分波形サンプル値Ｄ　／（Ｘｉ、ｍ、ｎ、ｑ、ｒ）
を求める。

エンベロープ付加波形サンプル値／　（Ｘ　ｒ　＋　ｍ
　ｓ　ｎ　ｔ　ｑｒ　ｒ）を信号ＷＲＯＷＤによって旧
波形メモリ部（２１０４）内のレジスタＲ（ＯＷＤ）に
格納するとともに、信号ＴＣＡによって、ＦＡ　（２４
０４）の出力データをＷＡババス供給し、信号ＩＮＶに
よって論理反転を行ない、演算部（２１０８）内のラッ
チＡＬに格納する。また、信号ＲＤＯＷＤによって、旧
エンベロープ付加波形サンプル値を旧波形メモリ部（２
１０４）から読み出し、演算部（２１０８）内のラッチ
ＢＬに格納する。

そして、演算部（２１０８）で加算処理を実行すること
により、差分波形サンプル値Ｄ／（Ｘ；、ｍ、ｎ、ｑ、
ｒ）が求められ、信号ｗＯＢＲによってＯＢＲ（２１０
９）内のレジスタＲ（ＯＢＲ）に差分波形サンプル値を
格納する。

■エンベロープデータＥＤの更新。

信号ＲＤＥＤＬ１ＲＤΔＥＤ（命令ステップ８に対応）
によって、ＥＤメモリ部（２１０５）からエンベロープ
データＥＤが、△ＥＤ　発生部（２１０８）から増分デ
ータ△ＥＤがＷＡババスＷＢババスそれぞれ読み出され
、信号ダ２の立下りエッヂで演算部（２１０８）内のラ
ッチＡＬとＢＬにそれぞれ格納される。

そして、加算処理（ＥＤＬ＋△ＥＤ）を演算部（２１０
８）で実行し、新エンベロープデータＥＤを求め、信号
ＷＲＥＤＬ　（命令ステップ４に対応）によって、ＥＤ
メモリ部（２１０５）内のレジスタＲ（ＥＤＬ）に新エ
ンベロープデータＥＤを格納するとともに、演算部（２
１０８）内の加算器ＦＡ　（２４０４）のキャリー出力
を演算部（２１０８）内のフラグレジスタＥ　ＣＦ　（
２４０５）に格納する。

信号ＲＤＥＤＵ（命令ステップ６に対応）によって、エ
ンベロープデータＥＤＵが読み出され、演算部（２１０
８）で、レジスタＥＣＦ　（２４０５）の内容とエンベ
ロープデータＥＤＵとの加算処理を実行して、新エンベ
ロープデータＥＤＵを求める。求めたエンベロープＥＤ
Ｕを信号ＷＲＥＤＵによつ−て、ＥＤメモリ部（２１０
５）内のレジスタＲ（ＥＤＵ）に格納する。

そして、ＤＲＰ　（８０８）と同様に、信号ＷＲＲＡＭ
によってレジスタＲ（ＥＤＬ）、Ｒ（ＥＤＵ　）、Ｒ（
ＯＷＤ　）に格納している各種データをチャネルコード
ＣＨＣで指定されたそれぞれのメモリ領域にデータ転送
を行なう。

アナログバッフ７メモリ部（８１２）、ＤＡＣ（８１１
）にデータを供給するタイミングについて説明する。

信号ＣＲＤＡＳ　（命令ステップ９に対応）によって、
書き込みパルス発生部（２１１０）　（’発生している
書き込みパルスをＪＪ上セツトる。そして、信号ＷＲＯ
ＢＲ（命令ステップ凸に対応）によって、ＯＢＲ（２１
０９）内のレジスタＲ，（ＯＢＲ）に差分波形サンプル
値Ｄ　ｆ（Ｘ＋、ｍ、ｎ、ｑ、ｒ）を格納し、ＤＡＣ（
８１１）に供給してディジタル信号をアナログ信号に変
換しアナログバッファメモリ部（８１２）に供給すると
ともに、書き込みパルス発生部（２１１０）でチャネル
コードＣＨＣで指定されたチャネルに対応する書き込み
パルスをセットし、アナログバッファメモリ部（８１２
）内のアナログスイッチＡＷＩ〜ＡＷ３に供給する。こ
の時、信号ＣＬＲＦが′θ′（計算要求を行なっていな
い場合）の場合は、書き込みＡ）レスをセットしないよ
うにする。

第１８　表ニＷＤＰ　（８０７）の演算シーケンスを示
す。

第１８表に示す命令ステップを順次実行することにより
、上述で説明した処理が実現する。

第１３表に示した制御信号について説明する。

上述する信号はシーケンサ（８０２）から供給される。

ＲＤＷＤＩは、ＤＲＰ　（８０Ｂ）から供給されている
波形データＷＤＩをＷＡババス供給す る命令。

ＲＤＷＤＩは、ＤＲＰ　（８０８）から供給されている
波形データＷＤＩをＷＢババス供給す る命令。

ＲＤ△ＥＤは、△ＥＤ発生部（２１０８）内で選択され
たサンティンデータＤＳＵＳあるい はダンパデータＤＤＭＰを増分デー タΔＥＤとしてＷＡババス供給する 命令。

ＲＤＳＦＡは、シフタ部（２１０７）内のシフタの出力
データをＷＡババス供給する命令。

ＲＤＥＤＬは、ＥＤメモリ部（２１０５）内のメモリＭ
（ＥＤＬ）から読み出されているエ ンベロープデータＥＤＬをＷＢババ ス供給する命令。

ＲＤＭＬＰｉよ、乗算部（２１０Ｇ）内の乗算器の出力
データ（上位１６ビツト）をＷＢバ スに供給する命令。

Ｒｊ）ＥＤＵは、ＥＤメモリ部（２１０５）内のメモリ
Ｍ（ＥＤＵ）から読み出されているエ ンベロープデータＥＤＵをＷＢババ ス供給する命令。

ＲＤＳＦＢは、シフタ部（２１０７）内のレジスタＲ（
ＳＦＢ）に格納しているデータ（／（Ｘ；。

ｍ、ｎ）／２ｑ）をＷＢババス供給する命令。

ＲＤＯＷＤは、同波形メモリ部（２１０４）内のメモリ
Ｍ（ＯＷＤ）から読み出されている エンベロープ付加波形サンプル値 をＷＢババス供給する命令。

ＷＲＭＬＰは、ＷＣバス上のデータを乗算部（２１０６
）内の被乗数レジスタＲ（ＭＬＰｌ） に格納する命令。

ＷＲＥＤＬは、ＷＣバス上のデータをＥＤメモリ部（２
１０５）内のレジスタＲ（ＥＤＬ）に格納する命令。

ＷＲ３ＦＴは、ＷＣバス上のデータをシフタ部（２１０
７）内のレジスタＲ（ＳＦＴ）に格納する命令。

Ｗ　ＲＥ　ＤＩＪは、ＷＣバス上のデータをＥＤメモリ
部（２１０５）内のレジスタＲ（ＥＤＵ）に格納する命
令。

Ｗ　ＲＯＷ　Ｄは、ＷＣハス上のデータを用波形データ
メモリ部（２１０４）内のレジスタＲ（ＯＷＤ）に格納
する命令。

ＷＲＯＢＲは、ＷＣバス上のデータをＯＢＲ（２１０９
）内のレジスタＲ（ＯＷＲ）に格納す る命令。

ＩＮＶは、ＷＡババス上データの論理を反転し、反転し
たデータを演算部（２１０８）内のラッチＡＬ　（２４
０２）に供給する命令。

Ｗ’ＡＤＤｔは、演算部（２１０８）内のＦＡ　（２４
０４）にキャリ入力信号（＋１）を供給する 命令。

ＷＣＲＡＬは、演算部（２１０８）内のラッチＡＬ　（
２４０２）をクリヤする命令。

５ＥＬＷＥは、乗算部（２１０６）内の乗数レジスタＲ
（ＭＬＰ２）に格納するデータ選択命 令。選択データは、ＤＲＰ　（８０８）から供給されて
いる係数データ（〜ＩＬＰ　）とＥＤメモリ部（２１０
５）から供給されているエンベロープデータＥＤＬ である。

Ｗ　ＲＳ　Ｆ　Ｂは、シフタ部（２１０？）内のシフタ
の出力データをシフタ部（２１０？）内のレジスタＲ（
ＳＦＢ）に格納する命令。

ＴＢＣは、ＷＢババス上データをＷＣバスに供給する命
令。

ＣＲＤＡＳは、書き込みパルス発生部（２１１０）から
アナログバッフ７メモリ部（８１２） に供給している書き込みパルスを リセットする命令。

ＴＣＡは、演算部（２１０Ｂ）内のＦＡ　（２４０４）
の出力データをＷＡババス供給する命令。

なお、第１２表に示した、仮想キー信号ＥＡＤＧがオン
状態時は、演算部（２１０Ｂ）内のゲート選択器（２４
１８）　ニよってゲートＥ　（２４１２）が選択され、
エンベロープデータＥＤＬ、ＥＤＵはともにデータ（０
０００）＋ｓとなる。この結果、エンベロープ付加波形
サンプル値バＸＩ、ｍ、ｎ、ｑ、ｒ）＝７（Ｘｉ、ｍ、
ｎ）　　となる（ｑ＝ｏ、ｒ＝ｏ）。

そして、仮想キー信号ＥＡＤＧがオフ状態となると、エ
ンベロープデータＥＤの更新処理（ＥＤ＝ＥＤ＋△ＥＤ
）が開始する。この結果、（５）式に示したエンベロー
プ付加波形サンプル値を求める演算処理が行なわれ、減
衰特性の楽音波形が得られる。

また、エンベロープデータＥＤの更新処理が進み、エン
ベロープデータＥＤＵが（１１１１）２の状態となると
、エンベロープデータＥＤＵの更新タイミングで演算部
（２１０８）内のゲー）　Ｂ　（２４０９）が選択され
、エンベロープデータＥＤＵは常時（１１１１）２の状
態となる。この状態は、楽音波形の発音停止に相当する
。

以上のように、波形内挿方法を（２）式に示したように
、補正項を付加した内挿係数（Ｎｒｎ十ｎ　）α／ＨＮ
で実現しているため、波形間のレベル差が大きくでも不
用なノイズ成分の発生を防ぐことができる。

さらに、波形形状の、変化が少ない所では、データメモ
リ部に格納する波形データを少なくシ、＜り返し数を大
きくすることにより、データ圧縮が可能となる。

さらに、アナログ信号に変換する変換部を、１つのＤＡ
Ｃとアナログバッフ７メモリ部とで構成しているので、
ＤＡＣは１個だけでよく、チャネルごとに独立に動作す
るから、２チヤネルの音を同時に鳴らしても、量子化ひ
ずみによる混変調ひずみの発生がな（なる。

さらに、波形の基本周波数に対してサンプリング周波数
を整数倍にし′Ｃい゛るので、発生する折り返し成分や
、量子化により生じるサンプル波成分をすべて、基本周
波数の高調波に一致させることができ、したがってにご
りのない音をつくることができる。

次に、楽音発生部（６０７）内の各部の相互関係につい
て説明する。

まず、入力レジスタ部（８０Ｂ）　ｌＸついて説明する
。

入力レジスタ部（８０８）は、ＣＰＵ　（６０８）から
供給されたＩ１０ポートアドレスデータと楽音発生デー
タあるいはサステインデＬりなどを一時格納するレジス
タＲ（Ａ、ＤＩ））、Ｒ（ＤＡＴ　）と、ＣＰＵ　（６
０８）力）ら入力レジスタ部（８０８）に対して新デー
タを供給したことを指示する信号（ＣＰＵ（６０３）か
ら供給されている信号ｌ０ＲＱ　−ＷＲを利用する）を
記憶するフラグレジスタ（レジスタＷＲＣＦで、指示す
る場合は１＃となる）と、レジスタＲ（ＡＤＤ）ｉこ格
納されているアドレスを書き込みアドレス、シーケンサ
（８０２）から供給されるチャネルコードＣＨＣを読み
出しアドレスとし、レジスタＲ（ＤＡＴ　’）に格納さ
れた楽音発生データを記憶するレジスタファイル（８チ
ヤネル分の楽音発生データを記憶し、容量は８ビット×
８語である）と、レジスタＲ（ＡＤＤ）のアドレスデー
タに基づいてサステインデータ、ダンパデータ、ビート
データや効果制御データを記憶する効果レジスタ部とで
構成している。

レジスタＲ（ＤＡＴ）に格納された新データをレジスタ
ファイルあるいは効果レジスタ部にデータ転送するタイ
ミングは、レジスタＷＲＣＦが１１′の状態で、シーケ
ンサ（８０２）から信号Ｗ　ＲＤ　Ａ　Ｔが供給される
と、レジスタＲ（ＡＤＤ）に格納されたＩ１０ポートア
ドレスに基づいた所定のアドレスにレジスタＲ（ＤＡＴ
）の格納データが転送される。

その後、レジスタＷＲＣＦをリセットする。

シーケンサ（８０２）から供給される信号ＷＲＤＡＴは
、レジスタファイルあるいは効果レジスタ部へのデータ
取り込み制御信号であり、第９表、第１１表、第１８表
に示した命令ステップ１のタイミングのたびに入力レジ
スタ部（８０ｇ）に供給される。

命令ステップ１のタイミングでレジスタファイルあるい
は効果レジスタ部に新データを取り込む理由は、ＦＤＰ
　（８０６）、ＷＤＰ　（８０７）やＤＲＰ　（８０８
）の内部で各種演算処理を実行中に楽音発生データや各
種効果データが変化すると正しい演算処理が行なわれな
い。そのため、演算処理を開始する命令ステップ１で取
り込んでいる。

相互関係の説明 チャネル１１こ対応する説明を行なう。なお、計算要求
フラグ信号ＣＣＲＦが発生しているものとする。

■シーケンサ（８０２）で発生しているチャネルコード
ＣＨＣがチャネル−１のタイミングになると、入力レジ
スタ部（８０３）内のレジスタファイルからチャネル１
に対応する楽音発生データがＦＤＰ　’８０６）、ＷＤ
Ｐ　（８０７）、ＤＲＰ　（８０８）に供給される。

■そうすると、ＤＲＰ　（８０Ｂ）の詳細な説明の所で
述べたように、ＤＲＰ　（８０８）で楽音発生データに
基づいて、１）ＢＫ（６０６）から先頭番地、制御デー
タ、波形データμＸｉ、ｎ）とバＸｉ＋＋、ｎ）を読み
取り、制御データに基づいて求めた係数データ（Ｎｍ十
ｎ）αとＤＢＫ　（６０６）から読み取った波形データ
／（Ｘ＋、ｎ）とバＸｔ＋＋、ｎ）とを命令ステップ１
１のタイミングでＤＲＰ　（８０８）内のメモリＭ（Ｍ
Ｄ）、メモリＭ（ＷＤＩ）、メモリＭ（ＷＤＩ）に格納
する。

■一方、ＷＤＰ　（８０７）では、命令スラップ１〜１
０のタイミングの間、チャネルコードＣＨＣに基づいて
ＤＲＰ　（ｓｏｓ）内のメモリＭ（ＭＤ）、メモリＭ（
ＷＤり、メモリＭ（ＷＤＩ）から読み出されている係数
データと波形データムＸｉ、ｎ−＋）とバＸｉ＋＋、ｎ
−＋）を用いて、ＷＤＰ　（８０７）の詳細な説明の所
で述べたように、波形演算処理が行なわれる。そして、
命令ステップ１１のタイミングで、演算結果（差分波形
サンプル値Ｄ／（Ｘｉ、ｍ、ｎ−＋、ｑ、ｒ）がＷＤＰ
　（８０７）内のレジスタＲ（ＯＢＲ）に格納され、Ｄ
ＡＣ（８’ｌｌ）に供給される。

上述の■〜■の処理がシーケンサ（８０２）から発生し
ているチャネルコードＣＨＣのチャネル１に対応する命
令スラップ１〜１１の同一タイミング内で実行される。

そして、再びチャネル１に対応するチャネルコードＣＨ
Ｃがシーケンサ（８０２）から発生されると上述の処理
が行なわれる。

■上述の■の説明と同様に、チャネル１に対応する楽音
発生データが、ＦＤＰ　（８０６）、ＷＤＰ（８０７）
、ＤＲＰ’（８０８）に供給される。

■上述の■の説明と同様に、ＤＲＰ　（８０８）で、Ｄ
ＢＫ　（６０６）内に格納している先頭番地、制御デー
タ、波形データムＸｉ　、ｎ１１）　、　／（Ｘｉ＋ｌ
、ｍ＋ｎ）が読み込まれ、メモリＭ（ＭＤ）、メモリＭ
（ＷＤＩ）。

メモリＭ　ＣＷＤｎ）に格納される。

ただし、−上述■で説明した内容と異なる点は、ＤＢＫ
　（６０６）から読み取る制御データと波形データは、
上述■のタイミング、すなわち前回のチャネル１の計算
タイミングで更新された波形ナンバ１１波形サンプルナ
ンバｎに基づいたデータとなる。

■上述■と同様に、ＤＲＰ　（８０８）内のメモリＭ（
ＭＤ）、メモリＭ（ＷＤＩ）、メモリＭ（ＷＤＩ）から
読み出されているデータに基づいて、波形演算処理が行
なわれる。

なお、今回の計算タイミングで波形演算処理に用いるデ
ータは、前回のチャネル１の計算タイミングでＤＲＰ　
（ｓｏｓ）内に読み込み処理７を行なった係数データ、
波−形データムＸ　ｉ　、　ｎ　）　＋／（Ｘｔ＋＋、
ｎ）である。

以後、計算要求フラグ信号ＣＬＲＦに基づいて、チャネ
ル１に対応する計算タイミングで、上述の処理がくり返
される。

上述の説明のように、ＤＲ，Ｐ（８０８）で読み取った
データは、次回に発生する計算タイミング（ただし、計
算要求フラグ信号ＣＬＲＦが発生している時）で、ＷＤ
Ｐ　（８０７）で行なう波形演算処理に利用される。

このように、読み出し、波形演算処理を、同一計算タイ
ミング内ですべて実行せず、時間的に処理タイミングを
分け、パイプライン的処理を行なうことにより、各部の
構成要素の動作スピードを低速化できる。

上述までの説明では、データメモリ（ＤＢＫ）に格納し
ている波形データは、ＰＣＭデータの形で波形゛−周期
を枚数分格納していたが、波形対称化、ＤＰＣＭ化、Ａ
ＤＰＣＭ化を行なった結果を波形データとしてＤＢＫに
格納し、ＤＲＰ（８０８）の内部で復元処理を行なうこ
とにより、波形データのデータ圧縮が可能となる。

発明の詳細 な説明したように、本発明の楽音発生装置は、楽音の発
音開始から発音終了時までの複数個の楽音波形のうち少
なくとも２つ以上の楽音波形と上記選択抽出した楽音波
形を用いて合成波形を形成する時−に使用する制御デー
タとを複数組と、上記複数組のそれぞれの先頭番地とを
記憶するデータメモリ部と、発音音階を決定す゛るノー
トクロック発生部と、上記ノートクロック発生部の出力
信号と上記データメモリ部に記憶している先頭番地に基
づいて上記データメモリ部から所定の２つの波形サンプ
ルデータと制御データとを読み出すデータ読み出し部と
、上記データ読み出し部で読み出した２つの波形サンプ
ルデータと制御データとを用いて合成波形サンプルデー
タを求める波形計算部と、上記波形計算部のディジタル
出力信号をアナログ信号に変換する変換部とを具備し、
楽音波形を発生するように構成しているので、楽音波形
の形状を時間的に変化させることができ、自然楽器音を
模擬することができる。

さらに、データメモリ部に合成データ（波形データ、制
御データ）の先頭番地を格納することにより、回路構成
を複雑化することなく、異なる楽音を容易に発生するこ
とができる。

さらに、波形の基本周波数に対してノートクロック発生
部の出力信号であるサンプリング周波数を整数倍にすれ
ば、発生する折り返し成分や、量子化により生じるサン
プル波成分をすべて、基本周波数の高調波に一致させる
ことができ、にごりのない音をつくることができる利点
を有する。

【図面の簡単な説明】

第１図〜第５図は本発明の動作説明図、第６図は本発明
の楽音発生装置を採用した電子楽器のブロック図、第７
図はＣＰＵ　（６０３）から楽音発生部（６０７）にデ
ータを供給する場合のタイムチャート図”、第８図は楽
音発生部（６０７）の構成図、第９図はシーケンサ（８
０２）の−具体例のブロック図、第１０図はシーケンサ
（８０２）の動作タイムチャート図、第１１図はアナロ
グバッフ７メモリ部（８１２）の−具体例の構成図、第
１２図は楽音発生部（６０７）の内部動作タイムチャー
ト図、第１３図はＦＤＰ（８０６）から比較レジスタ部
（８０５）に供給する周波数データの推移図、第１４図
はＦＤＰ　（８０６）の−具体例の構成図、第１５図は
ＦＤＰ　（８０６）のデータ処理手順を示す処理流れ図
、第１６図は比較レジスタ部（８０５）の−具体例を示
す構成図、第１７図は計算要求フラグ発生部（８１０）
の−具体例を示す構成図、第１８図はＤＢＫ　（６０６
）のデータ構成図、第１９図はＤＲＰ　（８０８）の−
具体例を示す構成図、第２０図はＷＤＰ（８０７）の演
算処理の流れ図、第２１図はＷＤＰ　（８０７）の−具
体例を示す構成図、第２２図はビブラート発生部（１４
０８）の−具体例を示す構成図、第２３図は演算部（１
９１１）の−具体例を示す構成図、第２４図は演算部（
２１０８）の−具体例を示す構成図である。 （６０１）・・・鍵盤部、　　（６０２）・・・操作部
、　　（６０８）・・・中央処理装置、　　（６０４）
・−・ＲＡＭ、　　（６０５）・・・ＲＯＭ　、　（６
０６）・・・楽音合成データＲＯＭ、　　（６０７）・
・・楽音発生部。 （８０１）・・・主発振器、　（８０２）・・・シーケ
ンサ、　　（８０１）・・・入力レジスタ部、　　（８
０４）・・・タイマー、　　（８０５）・・・比較レジ
スタ部、　　（８０６）・・・周波数データプロセッサ
、　　（８０７）・・・波形データプロセッサ、　（８
０ｇ）・・・データリードプロセッサ、　　（８０９）
・・・読み出しパルス形成部、　　（８１０）・・・計
算要求フラグ発生部、　　（８１１）・・・ＤＡＣ、（
８１２）・・・アナログバッファメモ９部。 （８１８）・・・積分器 代理人　森本義弘

Claims (1)

【特許請求の範囲】
1. １、楽音の発音開始から発音終了時までの複数個の楽音
   波形のうち少なくとも２つ以上の楽音波形と上記選択抽
   出した楽音波形を用いて合成波形を形成する時に使用す
   る制御データとを複数組と、上記複数組のそれぞれの先
   頭番地とを記憶するデータメモリ部と、発音音階を決定
   するノートクロック発生部と、上記ノートクロック発生
   部の出力信号と上記データメモリ部に記憶している先頭
   番地に基づいて上記データメモリ部から所定の２つの波
   形サンプルデータと制御データとを読み出すデータ読み
   出し部と、上記データ読み出し部で読み出した２つの波
   形サンプルデータと制御データとを用いて合成波形サン
   プルデータを求める波形計算部と、上記波形計算部のデ
   ィジタル出力信号をアナログ信号に変換する変換部とを
   具備し、楽音波形を発生するようにした楽音発生装置。