JPS59136793A - 楽音発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は楽音発生装置に関し、特に、楽音波形の形状を
操作し時間的な変化を施して自然楽器音を模擬する楽音
発生装置に関する。

従来例の構成とその問題点 従来、自然楽器音を模擬するものとして、正弦波合成方
式を用いたもの１周波数変調力式を用いたもの、減算方
式（おもにアナログ処理でＶＣＯ％ＶＣＦ　、ＶＣＡな
どを使用したもの。ンを用いたものなどが提示されてい
るが、回路規模が大きくなシ笑現化が困難なものとが、
方式上の限界があるという問題点を有していた。

発明の目的 本発明の目的は、簡単な構成で自然楽器音を模擬すると
ともに、混変調ひずみゃにご９のない音をつくれる楽音
発生装置を提供するものでるる。

発明の構成 本発明の楽音発生装置は、楽音の発音開始力・ら発音終
了時までの複数個の楽音波形のうち少なくとも２つ以上
の楽音波形と上記選択抽出した楽音波形を用いて合成波
形を形成する時に使用する制御データとを記憶するデー
タメモリ部と、発音音階を決定するノートクロック発生
部と、上記ノートクロック発生部の出力信号に基づいて
上記データメモリ部から２つの波形サンプルデータと制
御データとを読み出すデータ読み吊し部と、上記データ
読み出し部で読み出した２つの波形サンプルデータと制
御データとを用いて新合成波形サンプルデータを求める
と共に旧合成波形サンプルデータと新合成波形サンプル
データーとの差分を求め、差分データを出力する波形計
算部と、上記波形計算部で求めたディジタル差分データ
をアナログ信号に変換する変換部と、上記変換部の出力
信号を積分する積分器とを具備し、積分器の出力から合
成楽音波形を弁生ずるように構成したものでめり、楽音
波形の形状を時間的に変化させて自然楽器音に近い楽音
波形を発生でき、量子化ひすみによる混斐調ひずみの発
生がなく、また折り返し成分やサンプル波成分と基本周
波数の高謔波との４一致によるにとりのない音を作るこ
とができる。

実施例の説明 以下本発明の一実施例を図面に基づいて説明する。１ず
、本発明の原理について説明する。第１図に離散的に抽
出した楽音１周期の楽音波形を示す。発音開始時からの
時間経過と楽音波形との関係を下記に示す。

楽音波形　　　　　　　　　時間経過 Ｃ５０ｍ５ Ｄ　　　　　　　　　　　　３２０ｍ５Ｅ　　　　　　
　　　　　　　　　７２０ｍ５第１図からもわかるよう
に１時間経過と共に楽音波形の形状が変化している。本
発明は、楽音波形の時間的形状変化という点に着目し、
波形の形状に時間変化を施すことにより、自然楽器らし
い楽音を発生するものである。

データメモリの記憶内容についての説明第２図に発音開
始時から発音終了時までの楽音波形のエンベロープ包絡
状態の一例を示す。第２図に示したエンベロープ包絡の
発音開始時から発音終了時までを工分割（１＝０．１．
・・・ｌｉｔ・・・。

１−１　　）する。そして、各分割点から選択抽出した
楽音波形１周期をそれぞれＮ分割する。第８図に選択抽
出した楽音波形の一例を示す。抽出した１個の楽音波形
１周期をＮ分割して得たＮ個の波形サンプル値すなわち
、Ｎ×■偶の波形サンフル値と、楽音を発生する時に使
用する制御データ（本発明では、波形内挿を行なうため
の制御データを考えている）とをデータメモリに記憶し
ておく。

波形Ｐ３挿方法についてノ説明 波形内挿方法としては、■分割して選択抽出したサンプ
ル肢位ｆａｉからｉ＋１（ｉ＝０，１，２゜・・・、ｌ
−１）の間を楽音波形１周期がＭ回くり返して推移する
ものとし、波形サンプルｆ（Ｘｉ、ｎ）とｆ（Ｘｉ＋ｘ
　、　ｎ　）との間に存在する仮想サンプル値ｔ　（Ｘ
ｉ、ｍ、ｎ　）を補間演算を用い仮想的に仮想サンプル
点の波形サンプル値を算出して近似値を求めようとする
ものである。補間式を下式に示す。

ｆ　（Ｘｔ、ｍ、ｎ）＝（ｆ（Ｘｔ＋ｔ、ｎ）　　ｆ（
Ｘｉ、ｎ））Ｘ　”十ｆ（Ｘｉ、ｎ）　　　　間軸・・
・・−・・・・　　（１〕ｉは、■分割して抽出したサ
ンプル位置で、波形ナンバである。（ｉ＝０．１．’２
．・・・、Ｉｌ−１ ）は、波形ナンバｉからｉ＋１の間を五（回繰り返し推
移している途中の位置を表わすものである０（ｍ＝０　
、１　、２．・”、　Ｍ−１）ｎは、楽音波形１周期を
Ｎ分割したサンプル位置で波形サンプルナンドである。

（ｎ　＝　Ｏｅ　ｌ　、　２　＊　・・・ｅ　Ｎ　−１
）第４図（ａ）に（１）式を用いた補間例を示す。図か
らもわかるように、波形のつなぎ目で不連続が発生して
いる。この不連続点のレベル差が大きい場合は、不用な
ノイズ成分として聴感上問題となる場合がある。そこで
、本実施例では、（１）式に補正項を加えて第４図（ｂ
）に示すように不連続点の発生を防止している。（２）
式に補正項を加えた補間式を示す。

ｆ（Ｘｉ　、ｒｒＬ、ｎ）　＝　（ｆｃＸｓ＋１　、ｎ
　）−ｆ（Ｘ４’、ｎ）エンベロープの付加方法につい
ての説明楽音の種類として、オルガン型エンベロープと
ピアノ型エンベロープがある。第５図にオルカン型とピ
アノ型のエンベロープを付加した一例を示す。図中（ａ
）はオルガン型、（ｂ）はピアノ型である。

この説明では、前述までと違いデータメモリに記憶して
いる波形は、発音終了時までの波形ではなく楽音の定常
部あるいは波形の形状が安定した所までを持ち、以後の
波形発生はデータメモリに記憶している最後の波形を（
り返し使用するものとする。

オルガン型の説明 第５図中Ａ点でキー信号がオン状態となると、データメ
モリの波形データを用も）波形内挿を行なって楽音を合
成する。そして、Ｂ点まで時間力Ｓ進むと最終波形デー
タとなり、以後最終波形力５くり返し発生する。その後
、０点でキーイ言号力Ｓオフ状態になると、エンベロー
プ信号（よ減衰特性となり。

出力波形は減衰すること番こなる。

ピアノ型の説明 第５図中Ａ点でキー信号がオン状態となると。

データメモリの波形データを用（１波形内挿を行なって
楽音を合成する。そして、Ｂ点まで進むと最終波形デー
タとなり、以後最終波形データをくり返し使用するとと
もに、エンペローブイ色号力５減衰特性状態となり、出
力波形ζよ減衰特性をこ対応して減衰して行く。

音程の発生方法についての説明 音階の決定については、１２音階に相当するクロック信
号を発生する。オクターブ関係については。

データメモリに記憶している楽音波形１周期のサンプル
数をかえることによりオクターブ関係の音程を発生して
いる。

Ｃｏ音を５１２サンプルとすると、音階クロック信号は
、８２．７０８Ｈｚ　Ｘ　５１２サンプル−Ｆ１６．７
４ＫＨ７となる。

第１表に音階クロック周波数を、第２表に波形サンプル
数とオクターブ関係について示す。

次に本発明の一実施例について図面を参照しながら説明
する。第６図は本発明の楽音発生装置を採用した電子楽
器のブロック図でるる。（６０１）は鍵盤部（ＫＢ）、
　（６０２）は音色タブレットスイッチやビブ５−）効
果のオンオフスイッチやグライド効果のオンオフスイッ
チなどにより構成される操作部（ＴＡＢ）、（６０Ｂ）
は中央処理装置（ＣＰＵ）で、コンピュータなどに用い
られているものと同様のもの。

（６０４）は読み書き可能な記憶装置（ランダムアクセ
スメモリでＲＡＭと呼ぶ）、（６０５）はＣＰＵ　（６
０ｇ）の動作を決定するプログラムが格納された読み出
し専用記憶装置（リードオンリーメモリでＲＯＭと第　
　１　　表 ｆＭ（Ｋ＝　８．ＯＯ０９６ＭＨ２ 第　　２　　表 呼ぶ）、（６０６）は楽音の合成を行なうための波形サ
ンプルデータや波形内挿を行なうための制御データなど
を記憶しているＲＯＭである。（６０７）はＲＯＭ　（
６０６）に記憶している波形サンプルデータや制御デー
タを用いて楽音を発生する楽音発生部。

（６０ｇ）はサンプリングノイズを除去するフィル久（
６０９）は電気音響変換器である。

鍵盤部（６０１）　、操作部（６０２Ｊ　、　ＣＰ！Ｊ
　（６０８）　。

ＲＡＭ　（６０４）　、　ＲＯＭ　（６０５）　（６０
６）　、楽音発生部（６０７）はデータバス、アドレス
バスおよびコントロール線で結合されている。このよう
にデータバスとアドレスバスとコントロール線とで結合
する方法そのものは、ミニコンピユータやマイクロコン
ピュータを中心とした構成方法として公知のものである
。データバスとしては８本〜１６本位用いられ、このバ
ス線上をデータが一方向でなく多方向に時分割的に送受
信される。アドレスバスも複数本たとえば１６本用意さ
れ１通常はＣＰＵ　（６０Ｂ）がアドレスコードを出力
し、他の部分がアドレスコートヲ受は取る。コントロー
ル線は通常メモリ・リクエスト線（ＭＲＥＯ）　、　Ｉ
１０リクエスト線（Ｉ　ＯＲＱ　）、すＭＲＥＱはメモ
リを読み書きすることを示し、Ｉ　ＯＲＱは入出力装置
（Ｉｌｏ）の内容を取り出しすることを示し、　ＲＤは
メモリやＩｌｏからデータを読み出すタイミングを示し
、■はメモリやＩｌｏにデータを書き込むタイミングを
示す。このようなコントロール線を用いたものとしては
、ザイログ社のマイクロプロセッサｚ８０があげられる
。

次に第６図の電子楽器の動作について述べる。

鍵盤部（６０１）は、複数の鍵スィッチを複数の群に分
けて１群内の鍵スィッチのオン／オ、フ状態を一括して
データバスに送ることができるように構成される。たと
えば６１鍵の鍵盤の場合、６鍵（半オクターブ）ずつの
１０群と１鍵の１群の１１群に分け、各群にアドレスコ
ードを１つずつ割りつける。アドレスラインに上記各群
のうちの１つを示すアドレスコードが到来し、信号Ｉ　
ＯＲＱと信号西が印加されると、鍵盤部（６０１）はそ
のアドレスコードを解読して、対応する群内のキースイ
ッチのオン／オフを示す６ビツトまたは１ビツトのデー
タをデータバスに出力する。これらは、デコーダ、バス
ドライバおよび若干のゲート回路を用いて構成すること
ができる。操作部（６０２）のうち、タフレットスイッ
チについては、鍵盤部（６０１）と同様の構成をとるこ
とができる。

ＣＰＵ　（６０８）はその内部にあるプログラムカウン
タのコードに対応するＲＯＭ　（６０５）のアドレスか
ら命令コードを読み取り、これを解読して算術演算。

論理演算、データの読み込みと書き込み、プログラムカ
ウンタの内容の変更による命令のジャンプなどの作業を
行なう。これらの作業の手順はＲＯＭ（６０５）に書き
込まれている。まずＣＰＵ　（６０Ｂ）はＲＯＭ　（６
０５）より鍵盤部（６０１）のデータを取り込むための
命令を読み取り、鍵盤部（６０１）の合鍵のオン／オフ
を示すコードを各群ごとに取り込んで行く。そして、押
鍵されている鍵コードを、楽音発生部（６０７）の有限
のチャネルに割り当て鍵コードに対応する楽音発生デー
タを送出する。

次にＣＰＵ　（６０８）は操作部（６０２）よりデータ
を取り込むための一群の命令を順次ＲＯＭ　（６０５）
から読み取り、これらを解読して操作部（６０２）に対
応するアドレスコードとコントロール信号Ｉ　ＯＲＱと
ＲＤを出力し、データバスに操作部（６０２）のスイッ
チの状態を表現するコードを出力させ、　ＣＰＵ　（６
０Ｂ）内に読み込む。ＣＰＵ’　（６０８）内に読み込
んだデータに基づいて音色の選択や所定の効果制御デー
タの生成を行ない、　ＲＯＭ　（６０６）に音色選択デ
ータ、楽音発生部（６０７）に効果制御データを送出す
る。なお、押鍵されている鍵コードを楽音発生部（６０
７）の有限のチャネルに割り当ててゆく方法そのものは
、ジェネレータアサイナ機能とじて公知のものである。

楽音発生部（６０７）ではＣＰＵ　（６０ｇ）から供給
された楽音発生データに基づいて、楽音合成データＲＯ
Ｍ　（６０６）から所定の波形サンプルデータや制御デ
ータを取り込み波形内挿処理を行なって楽音波形を発生
し、フィルタ（６０８）を介して電気音響変換器（６０
９）から楽音を発生させる。なお、楽音発生部（６０７
）の内部処理としては前述に説明したとおりである。

第７図にＣＰＵ　（６０８）から楽音発生部（６０７）
にデータを供給する場合のタイムチャートを示す。アド
レスバスにＩ１０ポートアドレスを、データバス、に楽
音発生データや効果制御データなどをそれぞれ供給する
。そして、コントロール信号市關　　とＷＲが論理ロウ
レベルｃ以下％０′と略す）から論理ハイレベル（以下
゛１′と略す）へ変化するタイミングで、■１０ボート
アドレスで指定されているチャネルにデータバスの内容
をラッチする。

次に、楽音発生部（６０７）に供給される各種のデータ
についての説明を行な・う。

第８表にＩ１０ボートアドレスと各種データの内容を示
ス。Ｉ１０ポー゛ドアドレスは１６進表示となっている
。Ｉ１０ボートアドレス（００）ｉｓから（０７）ｔａ
に対応するデータは、楽音発生データで８チャネル分す
なわち、８音分の発生が可能となっている。

Ｉ１０ボートアドレス（０８）１ｇはサスティンデータ
で、第５図で説明したエンベロープ信号の減衰特性を指
定するものである。Ｉ１０ポートアドレス（０９）１ｓ
はエンベロープ特性がピアノ型の時に有効となるダンパ
データで、サスティンデータとＦＥＪ様エンベロープ信
号の減衰特性を指定するものである。

Ｉ１０ポート７　Ｆ　Ｌ／　Ｘ　（ＯＡ）１６　（、ｔ
ビートチータテ、　　２楽音発生時の周波数のずれを指
定するものであムＩ１０ポートアドレス（ＯＢ）ｌａは
効果制御データで、ビブラートオン／オフ信号やグライ
ドオン／オフ信号などで構成している。

第４表に楽音発生データの構成内容を示す。ビット位置
ＤｏからＤ３は音階周波数を指定するノートクロック指
定データである。ビット位置Ｄ４〜Ｄ６は発生音域を指
定する波形サンプル数指定データである。ビット位置Ｄ
７は鍵スィッチのオン／オフ操作に伴なうキーオン／オ
フ信号で、オフ時は′θ′。

オン時は′″１′となる。

第５表に波形サンプル数指定データＳＤＱ　−Ｓｎ２の
コード内容とそのコードで指定される波形１周期のサン
プル数を示す。波形サンプル数指定データＳＤは（００
０）２から（１１’ｌ）２までの８種類の波形サンプル
数が指定できるようになっており、本実施例第３表 では、５１２サンプルから４サンプルまでを指定してい
る。

第６表にノートクロック指定データＮＤ□　−ＮＤＢで
表わされるコードの内容と、そのコードで指定される指
定音階の関係を示す。

第７表に効果制御データの構成内容を示す。ピッ）位ｔ
Ｄ。はビブラートオン／オフ信号ＶＩＢで、操作部（６
０２）内のビブラートオン／オフスイッチがオフの時％
Ｑ？、オンの時％１′となる。

ビット位置Ｄ１はディレィビブラートオン／オフ（Ｎ号
ＤＶＩＢで、ディレィビブラート効果制御信号であり、
操作部（６０２）内のディレィビブラートオン・／オフ
スイッチがオフの時％ＱＩ、オンの時′″１′となる。

ビット位置Ｄ２はグライドオン／オフ信号ＧＬで、操作
部（６０２）内のグライドスイッチがオフの時″１０′
、オンの時′″１′となる。

ビット位置Ｄ８はオルガン型／ピアノ型指定信号ＯＰＳ
で、エンベロープ特性を指定するものであり、オルガン
型の時１０′、ピアノ型の時ＪＰとなる。

第４表 第　　５　　表 第６表 第７表 ビット位置Ｄ４はダンパオン／オフ信号ＤＭＰで、エン
ベロープ特性がピアノ型の時のみ有効となるもので、ダ
ンパオフの時′θ′、オンの時′″１′となる。

ビット位置Ｄ５はジエネレータアザイナｈｔ　作モート
信号ＧＡＭで、１鍵で架台発生チャネルを２チヤネル使
用する場合の指定信号であり、　ＣＡＭ信号が′０＃の
場合、１！！！１チヤネル使用（８音発生）となり、５
１′の場合、１嫡２チヤネル使用（４音発生）となる。

第８図は楽音発生部（６０７）の構成図である。第８図
において、　（８０１）は主発振器、（８ｏ２）は楽音
発生部（６０７）の動作内容を制御するシーケンサ。

（８０８）はＣＰＵ　（６０８）から供給される各種の
データをラッチする入力レジスタ部、（８０４）はタイ
マー、（８０５）は比較レジスタ部、　（８０６）は発
音すべき周波数に対応する周波数データを発生する周波
数データプロセッサ（以下ＦＤＰと略す）　、　（８０
７）は前述で説明した（２）式の波形内挿処理を行なう
波形データプロセッサ（以下ＷＤＰと略す）　、　（８
０８）は楽音合成データＲＯＭ　（６０６）から波形サ
ンプルデータや制御データなどを読み込むデータ・リー
ド・プロセッサ（以下ＤＲＰと略す）、（８０９）は所
定のパルス幅のパルス信号を生成する読み出しパルス形
成部、　（８１０）はＷＤＰ　（８０７）　、　ＤＲＰ
　（８０８）などの演算処理要求を行なう計算要求フラ
グ発生部、　（８１１）はディジタル信号をアナログ信
号に変換するディジタル／アナログ及換器（以下ＤＡＣ
と略す）、（８１２）は１チ・ヤネル当りアナログスイ
ッチ２つとコンデンサ１つとで構成されており、アナロ
グ信号を保持するアナログバッファメモリｍ、　（８１
８）は積分器である。

上記構成において、　（８０４）（８０５）（８０６）
（８，１０）は発音音階を決定するノートクロック発生
部を構成し。

その出力信号に基づいて、データ読み出し部であるＤＲ
Ｐ　（８０８）が楽音合成データＲＯＭ　（６０６）か
らデータを読み出す。

また、入力レジスタ部（８０３）　、比較レジスタ部（
８０５）　、　ＦＤＰ　（８０６）　、　ＷＤＰ　（８
０７）　、　ＤＲＰ　（８０８）、計算要求フラグ発生
部（８１０）はシーケンサ（８０２）によって処理を行
なう手順が決められている。

ＣＰＰＵ　（６０８）から所定のチャネルたとえばチャ
ネル１に楽音発生データが供給されると、シーケンサ（
８０８）で決められている所定のタイミングで入力レシ
フタ部（８０３）カらＦＤＰ　（８０６）　；　ｗＤＰ
（８０７）、ＤＲＰ　（８０８）に楽音発生データが供
給される。そうすると、　ＤＲＰ　（８０ｇ）において
、楽音合成データＲＯＭ　（６０６）から波形サンプル
データと制御データを読み取る。そして、（２〕式に示
したｆ（Ｘｌ、ｎ）をデータＷＤＩとし、ｆ（Ｘ；＋ｔ
、ｎ）をデータＷＤ］［としてＷＤＰ　（８０７）に供
給する。さらに、読み取った制御データに基づいた（２
）式に示した内挿係数の分子項をデータＭＬＰとしてＷ
ＤＰ　（８０７）に供給する。また、最終波形データに
なると最終波形データを指示すルＷＥＦ　信号ｔ　ＷＤ
Ｐ　（８０？）　ニ供給する。

ＷＤＰ　（８０７）　テは、ＤＲＰ　（８０８）から供
給すｔＬ　タ５’−タＷＤＩ　、　ＷＤＩ　、　ＭＬＰ
　ヲ用１．−．、（２）　式（Ｄ　波形演算処理を行な
ってＤＡＣ（８１１）に供給する。そして、ＤＡＣ（８
１１）において、　ＷＤＰ　（８０７）から供給された
ディジタル信号をアナログ信号に変換し、アナログバッ
ファメモリ部（８１２）にアナログ信号として供給し、
チャネル１に対応するコンデンサ電荷が蓄えられる。

一万、　ＦＤＰ　（８０６）では、入力レジスタ部（８
０８）から供給された楽音発生データに基づいた周波数
データが生成され、比較レジスタ部（８０５）のチャネ
ル１に対応するレジスタに供給される。そして。

比較レジスタ（８０５）に供給されたデータとタイマー
　（８０４）から供給されている時間データとの比較処
理を行ない、一致が検出できると一致ノ（ルスを読み出
しパルス形成部（８０９）と計算要求フラグ発生部（８
１０）に供給する。

そうすると、読み出しパルス形成部（８０９）で所・定
のパルス幅の読み出し信号が生成され、アナログバッフ
ァメモリ部（８１２）に供給される。アナログバッファ
メモリ部（８１２）内のチャネル１に対応するコンデン
サに蓄えられている電荷は読み出し信号によって積分器
（８１８）に流れ込む。

計算要求フラグ発生部（８１０）では１次波形サンプル
すなわちｔ仮想サンプル点ｆ　（Ｘ＋、＝、ｎ＋１）を
求める１こめの計算要求フラグを発生し保持する。

そして、その後再び処理タイミングがチャネル１となる
と、計算要求フラグが発生しているので前述と同様に波
形６挿処理が行なわれ、アナログバッファメモリ部（８
１２）内のコンデンサに電荷が蓄えられる。以後、計算
要求フラグに対応して波形内挿処理が行なわれ、楽音波
形を発生することになる。

なお、コンデンサに蓄える電荷は、　　ｆ　（Ｘｔ、ｍ
、ｎ−］）と今回求めた波形サンプル値ｆ　ｃｘｉ、、
ｍ、ｎ）　　との差分に相当する。そして、積分器（８
１Ｂ）によって今回求めた波形サンプル値ｆ　（Ｘｉ、
ｍ、ｎ）　が復元されることになる。アナログバッファ
メモリｉ　（８１２）と：積分器（８１８）周辺の動作
については、特願昭５７−１２６４１８１波形読み出し
装置」に述べておる。

第９図はシーケンサ（８０２）の−具体例のブロック図
である。図中、（９０１）は２相りロック信号φ１と信
号φ２とを発生する２相りロック発生部、（９０２）は
１チャネル当りの動作シーケンスを決める１１進カウン
タ・　（９０ｇ）は現在演算処理を行なっているチャネ
ルコード遺発生するカウンタ、　（９０４）は動作手順
が記憶されているＲＯＭ、、　（９０５）はデコーダで
ある。第１０図にシーケンサ（８０２）のタイミングチ
ャート図を示す。　′ 主発振器（８０１）からマスタクロックＣＭＣＫ）　信
号が２相りロック発生部（９０１）に供給される。２相
りロック発生部（９０１）では、第１０図に示すような
２相りロック信号φ１．φ２を発生する。信号φ１は１
１進カウンタ（９０２）とカウンタ（９０８）に供給さ
れている。

１１進カウンタ（９０２）は４ビツト構成となっており
、徂号φ１が０′から１′へ変化するタイミングでカウ
ントアツプ処理が行なわれ、出力信号が（１１１，１）
２　となり、次にカウントアツプを行なうと（０１０１
）２にセットされる。この結果、１１進カウンタ（９０
２）の出力信号は１１の状態、すなわち（０１０１）２
〜（１１１１）２となる。これを命令ステップ信号とし
て使用する。

カウンタ（９０８）は８ビツト構成となっており。

１１カウンタ（９０２）の出力信号が（１１１１）２か
ら（０１０１）２へ変化するたびにカウントアツプ処理
が行なわれる。この結果、カウンタ（９０８）の出力信
号は８の状態、すなわち（０００）２〜（１１１）２　
　となる。

これをチャネルコードとして使用する。

ＲＯＭ　（９０４）は１１進カウンタ（９０２）から供
給される命令ステップ信号に基づいた命令コードを読み
出し、デコーダ（９０５）に供給する。デコーダ（９０
５）はＲＯＭ　（９０４）から供給された命令コードを
解読して処理制御信号を各部に供給する。

この結果、１チャネル当りの計算時向は２．７５μｓと
なり、１１の命令ステップで各演算処理を行なうことに
なる。そして、２２μｓごとに計算タイミングが返され
ることになる。

第１１図にアナログバッファメモリ部（８１２＞の−具
体例の構成図を示す。図中、（１１０１）は入力端、（
１１０２）は出力端、　（１１０８）〜（１１０８）は
アナログスイッチ＝　Ｃｌ−Ｃｓはコンデンサである。

アナログスイッチ（１１０８）　（１，１０５）　（１
１０７）のゲート入力に供給されている信号ＡＷｌ〜Ａ
Ｗ８はＷＤＰ　（８０７）から供給されている。また、
アナログスイッチ（１１０４）　（１１０６）　（１１
０８）のゲート入力に供給されている信号ＡＲＩ〜ＡＲ
３は読み出しパルス形成部（８０９）から供給されてい
る。

ＤＡＣ（８１１）で変換されたアナログ信号は入力端（
１１０１）に印加されアナログスイッチ（１１０Ｂ）　
（１１０５）（１１０７）に供給される。そして、チャ
ネルｌに対応するデータであれば、アナログスイッチ（
１１０８）のみオン状態となり、入力端（１１０１）に
印加されたアナログ信号に相当する電荷がコンデンサＣ
１に蓄えられる。

その後、チャネルｌに対応する読み出しパルスＡＲ１が
読み出しパルス発生部（８０９）からアナログスイッチ
（１１０４）のゲート入力に供給されると、コンデンサ
ＣＩに蓄えられている電荷が出力端（１１０２）を介し
て積分器（８１８）に供給される。

アナログスイッチ（１１０８）　（１１０５）　（１１
０７）はＷＤＰ　（８０７）の動作タイミングに同期し
ているので、同時に複数個オン状態にならない。アナロ
グスイッチ（１１０４）（１１０６）　（１１０８）は
音階周波数に同期してオンするようになっているため、
複数個同時にオン状態となりうる。

第１２図は楽音発生部（６０７）の内部動作タイミング
チャートである。第１２図には４チャネル分のタイミン
グを示した。

図中の略記号の説明 ＣＲＦは、各チャネルごとの計算要求信号である。

そして、要求開始時点が比較レジスタ 部（８０５）から供給される一致信号と同期している。

すなわち、音階周波数に 同期することとなり、たとえば、Ｃ音 階でおれば５９．７４μｓごとに発生する。

ＣＬＣは、波形演算タイミングを示す。

ＤＡＣは、　ＤＡＣ（８１１）を介してアナログバッフ
ァメモＩＪ　（８１２）内のコンデンサに電荷を蓄える
タイミングを示す。

ＯＴＣは、アナログバッファメモリ（８１２）　内のコ
ンデンサに蓄えられている電荷を積分 器（８１８）に供給するタイミングであり、ＣＲＦと同
様に、音階周波数に同期して発生している。

チャネル１のタイムチャー′トについて説明する。

チャネル１に相当する演算タイミングはシーケンサ（８
０２）で発生しているチャネルコードによって決まって
おり、図にも示しであるように、２２μｓごとに演算タ
イミングが発生している。

■・・・信号ＣＲＦＩがチャネルコード１の途中で発生
　　　”する。発生したタイミングでは波形内挿処理を
行なわない。

■・−・信号ＣＲＦｌが発生すると同時に信号ｏＴｃ１
が発生し、アナログバッファメモリ（８１２）　内のコ
ンデンサＣ１の電荷が積分器（８１８）に供給される。

信号ＯＴＣのパルス幅は２μｓ程度である。。

■・・・チャネルコードが再び１となると、波形サンプ
ルデータなどの読み込み処理や波形内挿処理や周波数デ
ータの更新処理などを行なう。

■・・−チャネル１の演算処理が終了すると、信号ＤＡ
Ｃｌが発生し、　ＤＡＣ（８１１）を介してコンデンサ
Ｃ１に電荷が蓄えられろう ■・・・チャネル１の演算処理が終了すると、イ言号Ｃ
ＲＦＩをリセットして計算要求を解除する。

■・・・前述の■と同様に、信号ＣＲＦＩが再び発生す
るタイミングでＩ＃Ｊ述の■のタイミングでコンデンサ
ＣＩに蓄えられた電荷が積分器（８１８）に供給される
。

以後、上述と同様に、信号ＣＲＦが発生するたびに、１
回の仮想波形サンプル値算出処理が行なわれ、信号ＣＲ
Ｆの発生タイミング、すなわち音階同期に同期して波形
算出結果が積分器（８１３）に供給される。

演算サイクルと音階周期の関係は、最小音階周期内に同
一チャネルの演算タイミングが２回と演算結果をアナロ
グバッファメモリｍ　（８１２）　内（７）　：］ンデ
ンサに電荷を蓄えることが出来ればよい。すなわち、最
小音階周期内にｌＯチャネル分に相当する演算タイミン
グを設ければよい。

音階周期の発生方法についての説明 第１８図に、ＦＤＰ（８０６）から比較レジスタ部（８
０５）に供給する周辣数データの推移を示す。タイマー
（８０４）は１０ビツトの２進カウンタで構成しており
。

出力状態を１６進表示で表わすと、（０００）１６から
（８ＦＦ　）１．まで順次カウントアツプを行ない、（
８ＦＦ）１６から再び（０００）１６　　となり、（，
０００）１６から（８ＦＦ　）１ａが主発振器（８０１
）から供給される信号ＭＣＫに基づいてくり返される。

すなわち、タイヤ−（８０４）のくり返し周期ＴＲは下
式のようになる。

ＴＲ＝　２”Ｘ　　　　　　　　　　・−・・・・・・
・・・・・−・・・・・・　（３）ＭＣＫ ＝　２１０× ８゜０００９６ＭＨｚ ＝　１２７．９８μｓ タイマー（８０４）の出力データ推移状態を第１８図中
のタイマー出力データとして記載しである。

音階周期の発生方法としては、タイマー（８０４）の出
力信、号とＦＤＰ　（８０６）から供給された周波数デ
ータとの比較を行ない、一致が検出できれば一致パルス
を比較レジスタ部（８０５）から送出する。その一致パ
ルスの発生周期が発音すべき音階の音階周期となる。

第１３図に示したように１周波数データを更新すること
によりノートクロック信号が発生できる。

すなわち、下式に示すような演算処理をＦＤＰ（８０６
）で行なう。

ＮＦＤ＝ＭＯＤ（ＯＦＤ＋ＰＤ、ＴＤｍａｘ）　　　　
−−−−−＝・＝−（４）ＮＦＤは、新しい周波数デー
タである。

ＯＦＤは、更新前の周波数データである。

ＰＤは１発生音階ｐζよって決まっている音階データで
める。

ＴＤｍａｘは、タイマー（８０４）の出力状態数である
。

本実施例の場合ＴＤｍａ工は２１０すなわち１０２４で
ある。

第８表に１２音階に対応する音階データＰＤを示す。

第１４図は、　ＦＤＰ　（８０６）の−具体例の構成図
である。第１４図において、　（１４０１）はセント尺
度で表わした音階データ（ＣＰＤとする）を発生するセ
ント音階データ発生部〔以下ＣＰＤ発生部と略す〕で、
セント音階データを記憶しているＲＯＭで構成しており
、ノートクロック指定データ（ＮＤ）と波形サンプル数
指定データ（ＳＤ）とオルガン型／ピアノ型指定信号（
ＯＰＳ　）に基づいたＣＰＤを選択発生するようになっ
ている。（１４０２）はビートデータを選択するビート
データゲート、　　Ｃ１４０Ｂ）はビブラート信号を発
生するビブラート信号発生部、（１４０４）はグライド
信号を発生するグライド信号発生部、　（１４０５）は
セント尺度で表わされた周波数ｆ＋ｆＩ　’ｘ周波数に
正比例する周波数データに変換する指数変換器、　（１
４０６）は演算部、　　（１４０７）はラッチ（ＡＬと
する）　、　（１４０８）はラッチ（ＢＬとする）、（
１４０９）は那算器（ＦＡとする）　、　（１４１０）
はバッファ、（１４１１）はゲートである。

（１４１２）　（１４１８）　（１４１４）はパスライ
ンで、　　（１４１２）がＦＡババス（１４１３）がＦ
Ｂババス　　（１４１４）がＦＣバスである。

なお、ビートデータＣＨＤ　、ビブラートデータＣＶＤ
　、グライドデータＣＧＤもセント尺度で表わしている
。

各種データの構造 セントピッチデータ（ＣＰＤ） １１ヒツト構成で、上位４ビツトで１２音階平均律を表
わし、下位７ビツトで半音階を１２８等分した各点を表
わしている。

ビートデータ（ＣＢＤ）、ビブラートデータ（ＣＶＤ）
、グライドデータ（ＣＧＤ） 第　　８　　表 数字表現は１０進数である。

各ビット構成は８ビツトで、２の補数表現を用い、半音
階を１２８−等分した分解能を有する。そして、正負の
ビート成分、ビブラート成分、グライド成分を表オ〕し
ている。

ビブラート信号発生部（１４０８）の説明゛第２２図は
ビブラート信号発生部（１４０３）の−具体例の構成図
を示す。図中、（２２０１）はビブラートデータＣＶＤ
を記憶しておくビブラー）−ＲＯＭ、（２２０２）はビ
ブラートＲＯＭ（２２０１）から記憶して勘るビブラー
トデータを読み出すためのアドレスデータを格納するビ
ブラートアドレスレジスタ、（２２０８）はディレィビ
ブラート効果の時に用いるシフタ、　（２２０４）は信
号ＲＤＣＶＤによりシフタ（２２０８）の出力信号（ビ
ブラートデータＣＶＤ　）をＦＢババス供給するゲート
。

（２２０５）は入力レジスタ部（８０８）から供給され
ている信号器、信号ＶＩＢ　、信号ＤＶＩＢとシーケン
サ（８０２）から供給されている信号ＣＨＣに基づいて
ビブラート信号発生部（１４０８）の動作条件を設定す
る条件設定部、（２２０６）はゲート、（２２０７）は
ゲート。

（２２０８）はＮΦアゲートある。

レジスタ（２２０２）に格納するアドレスデータは１４
ビツト構成となっており、下位１１ビツトをビブラート
ＲＯＭ　（２２０１）のアドレスデータとし、上位８ビ
ツトをシフタ（２２０８）のシフトデータとしている。

シフタ（２２０８）はシフトデータに基づいてビブラー
ｔ−ＲＯＭ　（２２０１）から供給されているビブラー
トデータＣＶＤの振幅を制御するものである。シフトデ
ータＶＳＦＤとシフタ（２２０８）の出力データ０５Ｆ
Ｄとの関係は次のとおりである。

ＶＳＦＤ　＝　（０００）２　・＝　０５ＦＤ　＝　（
００）１６、ＶＳＦＤ　＝　（００１）２−０５ＦＤ　
＝　（ＣＶＤ／６４）　、　ＶＳＦＤ　＝　（０１０）
２−０５ＦＤ　−（ＣＶＤ／８２）　、−・・、ＶＳＦ
Ｄ　＝　（１１０）２−０３ＦＤ　＝　（ＣＶＤ／２）
、ＶＳＦＤ　＝　（１１１）ｚ・・・０５ＦＤ　＝　（
ＣＶＤ）条件設定部（２２０５）は次のような動作案件
設定を行なう。

ビブラートオフ ビブラートオン／オフ信号ＶＩＢが０′の場合であり、
ゲート（２２０６）の出力を強制的に常時（００）１６
とする。そうすると、シフタ（２２０８）のシフトデー
タは常時（０００）２となる。この結果、シフタ（２２
０８）の出力データは（００）１６となる。すなわち、
ビブラートデータＣＶＤが常時（００）１６となる。

ビブラートオン ビブラートオン／オフ信号ＶＩＢが′″１′で信号ＤＶ
ＩＢがＳａｔの場合、ビブラートオン状態となる。レジ
スタ（２２０２）に格納してい・るアドレスデータをゲ
ート（２２０６）を介してゲート（２２０７）とシフタ
（２２０Ｂ）に供給する。なお、アドレスデータの上位
３ビツト、すなわちシフトデータを強制的に（１，１１
）２とする。そうすると、ケート（２２０４）の入力に
はビブラートＲＯＭ　（２２０１）の出力（ビブラート
データＣＶＤ　）がそのまま供給されることになる。

ディレィビブラート ビブラートオン／オフ信号ＶＩＢとディレィビブラート
オン／オフ信号ＤＶＩＢが′１′の場合、ディレィビブ
ラート状態となる。８チヤネルのキーオン／オフ信号即
がすべてオフ状態からいずれか１つのキーオン／オフ信
号ＫＤがオン状態となると、アドレスデータを（０００
ｈａに設定するように、ゲート（２２０６）を制御する
。そうすると、シフタ（２２０８）において、ビブラー
ト信号１周期ごとに、ビブラートデータＣＶＤの振幅制
御（０゜ＣＶＤ／６４．　ＣＶＤ／８２．　ＣＶＤ／１
６　、　ＣＶＤ／８　、　ＣＶＤ／４　。

ＣＶＩ）／２　、　ＣＶＤ　）が行なわれる。そして、
シフトデータが（１１１）２となるとビブラートオン状
態と同様にシフトデータを強制的に（１１１）２とする
。

レジスタ（２２０２）に格納しているアドレスデータは
、ンーケンサ（８ｏ２〕カら供給されている信号ＲＤＶ
ＡＤによってゲート（２２０７）を介Ｌ／　テＦＢハ’
　７．　ニ供給される。

’Ｍ　算部（１４０６）で加算処理されたアドレスデー
タは、信号ＷＲＶＡＤによって信号≠２の立上りエッヂ
で、　ＦＣバスからレジスタ（２２０２）に格納される
。

また、信号ＲＤＣＶＤによって、ビブラートＲＯＭ（２
２０１）に格納してめるビブラ・−トデータＣＶＤがシ
フタ（２２０８）　、ケート（２２０４）を介しテＦＢ
ハスニ供給される。

グライド信号発生部（１４０４）の説明グライド信号発
生部（１４０４）も、ビブラート信号発生部（１４０８
）と同様にグライド名−夕を記憶してお（グライドＲＯ
Ｍと、そのグライドＲＯＭから所定のグライドデータを
読み出すためのグライドアドレスレジスタと、発生制御
を行なう制御器とから構成している。

動作モードとしては、グライドオフとグライドオンの２
種類がある。

グライドオフ 信号ＧＬが′″０′の場合グライドオフ状態となる。

グライドデータＣＧＤは常時（００）１６となる。

グライドオン 信号ＧＬが′１′の場合グライドオン状態となる。

通常よく知られているグライド効果と同様なものである
。すなわち、８チヤネルのキーオン／オフ信号肋がすべ
てオフ状態からいずれか１チヤネルのキーオン／オフ信
号ΩがオンになるとグライドＲＯＭからグライドデータ
ＣＧＤが読み出される。そして、所定な時間が経過する
と再びグライドデータＣＧＣ）は（ＯＯ）１６となる。

指数変換器（１４０５）の説明 指数変換器（１４０５）は、セント尺度のブータラ周波
数に正比例する周波数データＥＤに変換する変換データ
を記憶した変換ＲＯＭを内蔵している。

本実施例では、セント尺度上の周波数データＣＦＤの上
位４ビツト（ビット位置７〜１０）をアドレスデータと
するＥＸＰ・ＲＯＭと、ビット位置０〜１゜の１１ビツ
トをアドレスデータとする△ＥＸＰ−ＲＯＭとを用意し
ている。

そして、演算部（１４０６）で加算処理されたセント尺
度上の周波数データＣＦＤを信号ＷＲＥＸＰによって格
納するレジスタと、そのレジスタに格納されているデー
タをアドレスデータとする上述したＥＸＰ・ＲＯＭ　、
△ＥＸＰ　−ＲＯＭと、信号ＲＤＥＸＰ％ＲＤ△ＥＸＰ
によってＥＸＰ　−ＲＯＭ　、　△ＥＸＰ　−ＲＯＭニ
格納しているデータをそれぞれＦＡババス　ＦＢババス
供給するゲートから構成されている。

ＥＸＰ　−ＲＯＭは１００セント間隔の周波数データ１
６語を記憶しており、八ＥＸＰ　−ＲＯＭ　　は１００
セント内を２７すなわち１２８分割して０．７８セント
間隔に対応する１５　ｘ　１２８　＝　１９２０点の差
分周波数データを記憶している。

第１５図はＥＤＰ　（８０６）のデータ処理手順を示す
処理流れ図であり、下記に示す演算処理を行なって旧周
波数データＯＦＤから新局波数データＮＦＤを算出し、
比較レジスタ部（８０５）に供給している。

■、ＣＰＤ　＝　ＣＰＤ　＋　ＣＶＤ ■、　ＣＰＤ　＝　ＣＰＤ　＋　ＣＧＤ■、ＣＰＤ　＝
　ＣＰＤ　＋　ＣＢＤ ■、　　ＰＤ　＝　ＥＸＰ（ＣＰＤ）　＋△ＥＸＰ　（
ＣＰＤ）■、ＮＥＤ　＝　ＯＦＤ　＋　ＰＤ 次に第１４図の動作について説明を行なう。ＦＤＰ（８
０６）はシーケンサ（８０２）から送られてくる処理命
令信号によって演算処理を行なっている。

演算処理シーケンスの流れを第９表に示す。第９表に示
す命令ステップを順次実行することにより、第１５図で
説明した処理が実現され新局波数データＭ巾を算出する
ことになる。

第９表に記載している記号の説明は次の通りである。

ＡＬは、　ＦＡババス供給されたデータを信号−２の立
下りエッヂでラッチするもの。

Ｂ　Ｌ　ハ、　ＦＢハスに供給されたデータを信号φ２
の立下りエッヂでラッチするもの。

ＣＲＡＬは、ラッチＡＬを信号φ２の１１′でクリヤす
る命令。

ＡＤＤｌは、　ＦＡ　（１４０９）のキャリー人カに′
″１′を加える命令。

ＴＣＡは、　ＦＡ　（１４０９）　テ演算処ｍ　ｔ、　
タ結果’！Ｆ　ＦＡハ：７゜に供給する命令。

ＲＤＣＰＤは、ＣＰＤ発生部（１４０１）　テ発生すル
セントピツチデータＣＰＤをＦＡババス供給する命令。

ＲＤＣＢＤは、ビートデータゲート（１４０２）のゲー
トを開いてＦＢババスビートデータＣＢＤを供給する命
令。

ＲＤＣＶＤは、ビブラート信号発生部（１４０８）で発
生するビブラートデータＣＶＤをＦＢババス供給する命
令。

ＲＤＣＧＤは、グライド信号発生部（１４０４）で発生
するグライドデータｃＧＤヲＦＢバスに供給する命令。

ＲＤＥＸＰは、指数変換器（１４０５）内で変換したＥ
ＸＰ（ＣＰＤ）をＦＡババス供給する命令。

ＲＤＡＥＸＰは、指数変換器（１４０５）内で変換した
ｇＸＰ（ＣＰＤ）をＦＢババス供給する命令。

ＲＤＦＤは、比較レジスタ部（８０５）から旧周波数デ
ータＯＦＤを読み出してＦＢババス供給する命令。

ＲＤＶＡＤは、ビブラート信号発生部（１４０３）内に
あるビブラートカウンタの内容をＦＢバ バス供給する命令。

ＲＤＧＡＤは、グライド信号発生部（１４０４）内にお
るグライドカウンタの内容をＦＢババス 供給する命令。

ＷＲＶＡＤは、　ＦＡ　（１４０９）で演算した結果を
ビブラート信号発生部（１４０３）内のビブラートカウ
ンタに信号φ２の立上りエッチで 書き込む命令。

ＷＲＧＡＤは、　ＦＡ　（１４０９）で演算した結果を
グライド信号発生部（１４０４）内のグライドカウンタ
に信号φ２の立上りエッチで書き 込む命令。

ＷＲＥＸＰは、　ＦＡ　（１４０９）で演算した結果を
指数変換部（１４０５）に信号≠２の立上りエッチで書
き込む命令。

ＷＲＦＤは、　ＦＡ　（１４０９）で演算した結果を比
較レジスタ部（８０５）に信号φ２の立上りエッチで書
き込む命令。

なお、第９図に示したシーケンサ（８０２）内の１１進
カウンタＣ９０２）で発生している１１の状態は、第９
表に示した命令ステップ１〜１１に対応している。

信号ＧＡＭ　（ジェネレータアサイナ動作モード信号）
による動作内容の説明 信号ＧＡＭ　＝　’　０　’の場合、１鍵１チャネル動
作となる。この場合、ビートデータＣＨＤは強制的（０
０）１６の状態となる。すなわち、ビート効果を付加し
なも）。

信号ＧＡＭ　＝　’　１　’の場合、１鍵２チャネルア
サイン動作となる。この場合、１チヤネルと５チヤネル
、２チヤネルと６チヤネル、３チヤネルと７チヤネル、
４チヤネルと８チヤネルを同一楽音データとする。そし
て、１チヤネル〜４チヤネルに使用するビートデータＣ
ＢＤを強制的に（００）１６とし、５チヤネル〜８チヤ
ネルに使用するビートデータＣＢＤをＣＰＵ　（６０８
）から供給されたビートデータを用いることにより、ビ
ート効果を発生することができる。

以上のように、複数の比較器を用い、比較データを演算
処理して求めるようにしているので、高速動作の分局器
を複数個〔チャネル数分）並列に設ける必要がなく１回
路規模が小さくできる。

さらに、信号ＣＡＭを用いて：チャネル１〜４はビート
データＣＢＤ　＝　（０，０）１６とシ、チャネル５〜
８のビートデータＣＨＤをＣＰＵ　（６０Ｂ）から供給
されたビートデータを用い、チャネルｌとチャネル５・
、チャネル２とチャネル６、チャネル８とチャネル７、
チャネル４とチャネル８を同一楽音発生データとするこ
とにより複雑な周辺回路を付加することな（、ビート効
果を容易に実現できる。

さらに、グライド信号発生部（１４０４）内のグライド
アドレスカウンタをチャネル分用意するだけでチャネル
独立のグライド効果を付加することができる。

第１６図は比較レジスタ部（８０５）の−具体例を示す
構成図である。図中％（１６０１）　（１６０２）　（
１６０Ｂ）は周波数データレジスタＦＤＲＩ〜ＦＤＲ３
で％８８チヤネル用意している。（１６０４）　（１６
０５）　（１６０６）はゲートＧＴｌ〜ＧＴ３で、８チ
ヤネル分用意している。（１６０７）　（１６０８）（
１６０９）は比較器、（１６１０）　（１６１１）はデ
コーダ、　　（１６１２）はアンドゲートである。

タイマー（８０４）の出力信号ＴＭＯ〜ＴＭ９は比較器
（１６０７）〜（１６０９）に共通に供給されている。

そして。

ＦＤＰ　（８０６）で算出された新局波数データＮＥＤ
はレジスタＦＤＲｌ〜ＦＤＲ８の入力にＦＣバスからそ
れぞれ供給され、信号ＷＲＦＤと信号ＣＬＲＦ　（計算
要求フラグ信号）がともに１１＃の場合、所定のレジス
タＦＤＲに新局波数データＮＦＤが書き込まれる。すな
わち１引算要求が発生している時だけデータを書き込む
こととなる。

また、　ＦＤＰ　Ｃ８０６）で日周波数データＯＦＤが
必要になると、信号ＲＤＦＤがデコーダ（１６１０）に
供給され、　ＧＴｌ〜ＧＴｇの所定のゲートを開き、１
日周波数データリードをＦ１３バスに供給する。

第１５図で説明した。データ処理手段における新しい周
波数データＮＦＤがＷＲＩ〜ＷＲ８に従ってレジスタＦ
ＤＲｌ〜ＦＤＲ３のいずれかに書き込まれ、その後、　
ＲＤｌ〜ＲＤ３に従ってゲートＧＴｌ〜ＧＴ８営経て読
み出されるときは、新局波数データＮＦＤが日周波数デ
ータＯＦＤとして、ＦＢババスこ供給されることになる
。

一方、比較Ｗ　（１６０７）　〜（１６０９）では、タ
イ’？　−（８０４）からの信号ＴＭＱ　−７Ｍ９とレ
ジスタＦＤＲ１〜ＦＤＲ８に記憶されている周波数デー
タＦＤとの比較を行ない、一致が検出できたら、−汐信
号Ｎ’Ｃ１〜ＮＣ３として出力する。

第１７図は計算要求フラグ発注部（８１０）の−具体例
を示す構成図である。図中、　　（１７０１）〜（ｘｎ
ｏ）はＮＡＮＤ　）ｙ’　−ト、　（１７１１）はデコ
ーダ、（１７１２）　〜（１７１９）はＲＳフリップフ
ロップ（Ｒ８ＦＦ　）　、　（１７２０）はセレクタ、
（１７２１）はＤ型フリップフロップ（ＤＦＦ　）であ
る。

比較レジスタ部（８呻）から供給される一致信号ＮＣｌ
−ＮＣ８をＮＡＮＤゲート（１７（Ｈ）　〜（１７０８
）でそれぞれ主発振器（８０１）から供給されている信
号ＭＣＫとの論理演算を行ない、その結果をＲ５ＦＦ　
（１７１２）〜（１７１９）の各人力丁に供給する。一
致信号が１′（比較器で一致を検出）となると、　Ｒ５
ＦＦの入力Ｓに′″０＃が供給されて出力Ｑは′″１′
となり、第１２図で説明した劇算要求信号ＣＲＦが１′
となる。

セレクタ（１７２０）で演算タイミングに対応する清号
ＣＲＦを選択し、　ＤＦＦ　（１７２Ｉ）の入力りに供
給する。

そｂで、　シーケンサ（８０２）から供給されている制
御データの中の信号ＷＲＣＬＦが１′となると、信号φ
２の立下りエッヂテＤＦＦ　（１７２１）　ニセＬ／　
’７り（１７２０）で選択した計算要求信号ＣＲＦをラ
ッチさせ、計算要求フラグ信号ＣＬＲＦとして出力され
る。計算要求が発生していればフラグ信号ＣＬＲＦは！
１１７．そうでなければフラグ信号ＣＬＲＦは％θ′と
なる。

信号ＷＲＣＬＦの発生するタイミングは、命令ステップ
１で発生する。すなわち、演算処理の先頭で計算要求の
有無を判定することになる。

その後、命令ステッカｌのタイミングになると、シーケ
ンサ（８０２）から供給される制御データの中の１つで
あるリセット（クリヤ）信号ＣＲＣＬＦが供給される。

そうすると、フラグ信号ＣＬＲＦが１′の場合、ＮＡＮ
Ｄゲート（１７０９）の出力信号は′ｏ＃となり、チャ
ネルコードＣＨＣでデコーダ（１７１１）によって選択
されたＲ５ＦＦ　（１７１２）　〜（１７１８）（７）
所定（７）入７７Ｒに１０′を供給し、　Ｒ８ＦＦをリ
セット（出力。＝’Ｏ’　）する。この動作は、第１２
図で説明した計算要求信号ＣＲＦをリセットするタイミ
ング■に対応している。

データリード・プロセッサＤＲＰ　（８０８）　（７）
ｆ１４（ＩＩな説明 まず、楽音合成データＲＯＭ　（６０６）　（以後デー
タ・バンク（ＤＢＫ）と称する）のデータフォーマット
について説明する。

第１８図はＤＢＫ　（６０６）のデータ構成図である。

アドレス（００００）１６から１２８語の領域に、以後
に続く合成データの先頭位置を示す先頭アドレスを、格
納している。合成データは制御データと波形データとで
構成されている。制御データは波形間のくり返し回数指
定データと最終波形フラグデータとで構成されている。

くり返し数回数指定データについて説明する。

Ｎｍ＋ｎ 本実施例では、（２）式に示した内挿係数］■−の算出
を簡略化する方法として以下のようにしている。

（υ　（２）式ではＮｍ＋ｎ項の増分値が１であった力
入内挿係数の分子の増分値をαとする。

（２）　　内挿係数Ｎｍ＋ｎを（Ｎｍ＋ｎ）ａ−と置き
換える。

ＭＮ　　　　　　　ＭＮα （３）　λ４Ｎα項を２１６　　と固定化する。

この結果、内挿係数は、　（Ｎｍ＋ｎ　）α／２”とな
り、１／２１’項は右シフト操作を行なうだけでよ＜、
ＭＮ項を求める必要がな（なり、内挿係数の算出が容易
になる。第１０表にくり返し指定データ、増分値α、波
形１周期のサンプル数と、くり返し回数の関係を示す。

なお、くり返し数指定データがＣＦ）１ｇであれば、最
終波形を示す最終波形フラグ（信号ｗＥＦ　）として用
いている。

ＤＢＫ　（６０６）の制御データ領域は波形枚数に関係
なく１２８語として固定化している。また、制御データ
１語は１６ビツト構成であり１次のように、４ビツトづ
つの４グループにくり返し指定データを分けている。

ビット位置Ｏ〜３・−・Ｃ，Ｃ＃、Ｄ音ビット位置４〜
７・・・Ｄ＃、Ｅ、Ｆ音ビット位置８〜１１・・・Ｆ＃
、Ｇ、Ｇ＃：音ビット位置１２〜１５・−・Ａ、Ａ＃、
Ｂ音このようにすることにより、音階によって制御デー
タを異なるように設定でき、１オクターブ内同−波形デ
ータを使用しても、楽音の立上り時間や、波形形状の変
化時間を一定にすることが可能となる。波形データは１
語１６ビツト構成のＰＣＭデータである。

第１９図はＤＲＰ、（８０ｇ）の−具体例を示す構成図
である。図中、（１９０１）は楽音合成データＲＯＭ　
（ＤＢＫ）（６０６）から所定の合成データを読み出す
アドレスデータを格納するＤＢＫアドレスレジスタ、（
１９０２）は楽音合成データＲＯＭ　（ＤＢＫ）　（６
０６）から合成データをＤＲＰ　（８０８）の内部に取
り込むＤＢＫ人カバカバッファ（１９０８）はＤＢＫ　
Ｃ５ｏｊ）に格納している先頭アドレスを読み取るため
のアドレスデータを出力する参照先頭アドレスゲート、
　（１９０４）はｆ（Ｘｉ、ｎ）に相当する波形サンプ
ルに値を格納する波形データメモリＩ、（１９０５）は
ｆ　（Ｘ＋＋ｔ　、ｎ）に相当する波形サンプル値を格
納する波形データメモリ■、（１９０６）は内挿係数の
分子に相当する（Ｎｍ＋ｎ）αを格納する係数データメ
モリ、（１９０７）は先頭アドレスレジスタ、　（１９
０８）は内挿係数の（Ｎｍ＋ｎ）α項の増分値αを生成
する増分生成部、（１９０９）は波形１周期内のサンプ
ルナンバｎを格納する波形サンプルナンバメモリ、（１
９１０）は波形ナンバｉを格納する波形ナンバメモリ、
（１９１１）はオフセットデータゲート、（１９１２）
は累積レジスタ（ＡＣＣ）、（１９１８）はフルアダー
１ラツチ、やキャリフラグレジスタなどで構成している
演算部、　（１９１４）は演算部（１９１８）内のラッ
チ肚にデータを供給するＤＡババス（１９１５）は演算
部（１９１８）　内のラッチＢＬにデータを供給するＤ
Ｂハス、（１９１６）は演算部（１９１１３）で行なう
演算結果を各レジスタに供給するＤＣバス、（１９１７
）はＤＢＫ入カバカバッファ９０２）の出力を波形デー
タメモリｌ　（１９０４）などに供給するＤＢＫバスで
ある。

次に各部の構成について説明する。波形データメモリＩ
　（１９０４）　、波形データメモリｌ　（１９０５）
は。

それぞれＤＢＫ　（６０６）から読み取った波形データ
をシーケンサ（８０２）から供給されている制御データ
（７）中（７）　（ｉ　’Ｆ３　ＷＲＷＤＩ　、　ＷＲ
ＷＤＩによって一時格納してお（レジスタＲ（ＷＤＩ　
）　、　Ｒ（ＷＤＩ）と、８チャネル分の波形データを
記憶する１６ビツト×８語のメモリｂ１ｏｖＤｘ）、　
Ｍ　（ＷＤＩ）　テｔｉＥすｉｔテイル。通常。

メモリは読み出し状態となっており、シーケンサ（８０
２）から供給されているチャネルコードＣＨＣに基づい
たチャネルの波形データＷＤＩ％ＷＤＩをＷＤＰ（８０
７）に供給している。

ソシテ、シーケンス（８０２）からの制御データの中ｒ
ｖ信号ＷＲＲＭ口こよって、メモリは書き込み状態とな
り、レジスタＲ（ＷＤＩ）％Ｒ（ＷＤＩ）に格納してい
る波形データをチャネルコードＣＨＣに基づいたメモリ
の所定のアドレスに書き込む。

１係数データメモリ（１９０６）は、演算部（１９１８
）の演算結果をシーケンサ（８０２）から供給されてい
る制御データの中の信号ＷＲＭＤによって一時格納して
おくレジスタＲ（ＭＤ）と、８チャネル分の係数テ゛−
タを記憶する１６ビツト×８語のメモリＭ（ＭＤ）と、
ｉ　モリＭ　（ＭＤ）の出方データを信号ＲＤＭＤによ
ってＤＢババス供給するゲートで構成している。通常、
メモリは読み出し状態となっており、シーケンサ（８０
２）から供給されているチャネルコードＣＨＣニ基づい
たアドレスの係数データ（Ｍ　（ＭＤ）　）を、上述の
ゲートとＷＤＰ　（８０７）に供給している。

そして、信号ＷＲＲＡＭによって、メモリは書き込み状
態となり、レジスタＲ（ＭＤ）に格納している新係数デ
ータをチャネルコードＣＨＣに基づいたメモリの所定の
アドレスに書き込む。

先頭７Ｆ１／スＬ／ジスタ（１９０７）は、ＤＢＫ　Ｃ
６０６）　カら読み取った先頭番地をシーケンサ（８０
２）からの制御データの中（以下同じ）の信号ＴＤＡに
よってＤＡババス供給するゲート１と、信号ＷＲＴＡＤ
によって読み取った先頭番地を一時格納するレジスタＲ
（ＴＡＤ　）と、信号ＲＤＴＡＤによってレジスタＲ（
ＴＡＤ）に格納している先頭番地をＤＢババス供給する
ゲート２から構成している。

増分圧成部（１９０８）は、ＤＢＫ　（６０６）から読
み取った制御データを信号ＷＲＲＥＰによって一時格納
するレジスタＲ（ＲＥＰ）と、入力レジスタ部（８０８
）から供給されているノートクロック指定データ■に基
づいてレジスタＲ（ＲＥＰ）に格納している制御データ
から所定のくり返し指定データを選択する選択器と、選
択器で選択したくり返し数指定データを第１０表に示し
た増分値αに変換する変換器と、最終波形フラグを検出
して最終成形フラグＷＥＦ　（１１′〕を出力する検出
器と、信号ＲＤＲＥＰによって変換器の出力データ（増
分値α）をＤＡババス供給するゲートとで構成している
。

波形サンプルナンバメモリ（１９０９）は、演算部（１
９１８）の演算結果（新波形サンプルナンバｎ）を信号
ＷＲＷＳＮによって一時格納しておくレジスタＲ（ＷＳ
Ｎ）と、８チャネル分の波形サンプルナンバｎを記憶す
る１６ビツト×８語のメモリＭ　（ＷＳＮ）と。

メモリＭ　（ＷＳＮ）の出力データを信号ＲＤＷＳＮに
よってＤＢババス供給するゲートとで構成している。通
電、メモリＭ　（ＷＳＮ）は読み出し状態となっており
、シーケンサ（８０２）から供給されているチャネルコ
ードＣＨＣに基づいたチャネルの波形サンプルナンバｎ
を上述のゲートに供給している。

そして、信号ＷＲＲＡＭによってメモリΔ［（ＷＳＮ）
　ｊｉ書き込み状態となり、レジスタＲ（ＷＳＮ）に格
納している新波形サンプルナンバｎをチャネルコードに
基づいたメモリの所定のアドレスに書き込む。

波形ナンバメモリ［１９１０）は、演詳：部（１９１８
）の演算結果（新波形ナンバｉ）を信号ＷＲＷＮＤによ
って１時格納しておくレジスタＲ（ＷＮＤ）と、８チャ
ネル分の波形ナンバｉを記憶する１６ビツト×８語の）
　モ’Ｊ　Ｍ　（ＷＮＤ）と、メモリＭ　（ＷＮＤ）　
（７）出力データ（波形ナンバ）を入力レジスタ部（８
ｏ３）から供給されている波形サンプル数指定データＳ
Ｄに基づいてシフト処理（ｉＸサンプル数）を行ない、
波形ナンバアドレスＷＮＡを出力するシフタ部と、信号
ＲＤＷ’ＮＤによってメモリの出方データをＤＢ／マス
に供給するゲート１と、信号ＲＤＷＮＡによってシフタ
部の出力データをＤＢババス供給するゲート２と、波形
サンプル数指定データＳＤに対応するサンプル数データ
を発生するサンプル数発生器と、信号ＲＤＮＷＳ　によ
ってサンプル数発生器の出力データヲＤＢバスに供給す
るゲート８．ホ構成している。

通゛帛メモリＭ　（ＷＮＤ）は読み出し状態となってお
す、シーケンサ（８０２）から供給されているチャネル
コードＣＨＣに基づいたチャネルの波形ナンバｉを上述
のゲート１とシフタ部に供給している。

そして、信号ＷＲＲＡＭによって、メモリＭ（■’ＮＤ
）は書き込み状態となり、レジスタＲ（ＷＮＤ）　ニ格
納している新？＆　ｔ＋；ナンバ１をチャネルコードに
基づいたメモリの所定のアドレス（こ谷き込む。

累積レジスタ（ＡＣＣ）　（１９１２）は、演算部（１
９１Ｂ）の演算結果を信号ＷＲＡＣＣによって一時７洛
納しておくレジスタＲ’（ＡＣＣ）と、信号ＲＤＡＣＣ
にまってレジスタＲ（ＡＣＣ）に格納しているデータを
ＤＡババス供給するゲートとで構成している。

第２８図は演算部（１９１８）の−具体例を示す構成図
である。（２８０１）は信号１ｌ１２の立下りエッヂで
ＤＡババス内容を記憶するラッチ肚であり、信号ＤＣＲ
ＡＬでクリヤされる。（２８０２）は信号φ２の立下り
エッヂでＤＢババス内容を記憶するラッチＢＬ　、　　
（２８０Ｂ）はキャリ入力（Ｃ１）とキャリ出力（ＣＯ
）とを有する１６ビツト加算器（ＦＡ）、　（８２０４
）はＦＡ　（２８０８）のキャリ出力信号を信号ＷＲＭ
Ｄによって格納するキャリフラグレジスタ、Ｃ２８０５
）は信号ＴＣＡによってＦＡ　（２８０Ｂ）の出力デー
タをＤＡババス供給するゲート、（２８０６）はＦＡ（
２８０８）の出力データをＤＣバスに供給するゲート。

（２８０７）はＤＣバスにデータ（００００）１ｇを供
給するデー）　、　（２８０８）は入力レジスタ部（８
０８）から供給されているキーオ：ノ／オフ信号ＫＤと
信号ＲＤＦＬＧとチャネルコードＣＨＣとを入力とし、
チャネルごとに独立にキー信号がオフ状態からオン状態
に変化するタイミングを検出して検出信号を出力するオ
ン／オフ検出部、　（２８０９）〜（２８１８）はＡＮ
Ｄゲート、（２ａ１４）（２８１５）　（２８１６）は
ＯＲゲートである。

増分生成部（１９０８）から供給されてい′る最終波形
フラグ伯夛ＷＥＦと信号ＲＤＮＷＳとがともに４１′の
場合、ＡＮＤゲート（２８０９）の出力信号は１′とな
り、ラッチＢＬ　（２８０２）をリセットする。信号Ｗ
ＥＦと信号ＷＲＭＤがともに１１′の場合、ＡＮＤゲー
トＣ２８１２）の出力信号は′″１′となり、　ＤＣバ
スにはゲート（２３０７）からのデータ（００００）１
６が供給される。

オフセットデータゲート（１９１１）で発生するオフセ
ットデータはｌＯ進数で２５６であり、制御データの格
納領域に相当する。

ＤＲＰ　Ｃ８０ｇ）もＦＤＰ　（８０６）と同様に、シ
ーケンサ（８０２）から供給される制御信号に基づいて
下達する＠算処理を行なう。

■　ＤＢＫに格納しである先頭アドレスＴＡＤを読み取
る。

入力レジスタ部（８０３）から供給されている楽音発生
データ（ＮＤ　、　ＳＤ　）をシーケンサ（８０２）か
ら供給されている信号ＲＤＲＴＡによってＤＣバスに供
給する。そして、　ＤＣバス上の信号ＮＤ　、　ＳＤを
信号ＷＲＤＢＫによってＤＢＫアドレスレジスタ（１９
０１）に格納し、　ＤＢＫ　（６０６）に供給する。Ｄ
ＢＫ　（６０６）から読み出した先頭アドレスデータＴ
ＡＤを信号ＷＲＴＡＤによって先頭アドレスレジスタ（
１９０７）のレジスタＲ（ＴＡＤ）に格納する。

■　くり返し数指定データの読み込み処理。

読み込んだ先頭アドレスデータＴＡＤと波形ナンバメモ
リ（１９１’Ｏ）に格納している波形ナンバｉとの加算
処理（ＴＡＤ＋ｉ）を演算部（１−９１８）で行ない、
加算結果をＤＢＫアドレスレジスタ（１９０１）に格納
し、　ＤＢＫ　（６０６）からくり返し数指定データを
読み取り、増分生成部（１９０８）のレジスタＲ（ＲＥ
Ｐ）に格納する。

■　波形サンプルｆ（Ｘｉ、ｎ）の読み取り処理。

先頭アドレスレジスタ（１９０？）に格納した先頭アド
レスデータＴＡＤとオフセットデータ（２５６）１゜と
の加算処理（ｗＡＤｌ　＝　ＴＡＩ赳２５６）を演算部
（１９１８）で行ない、加算結果をＡＣＣ（１９１２）
のＲ（ＡＣＣ）に格納する。ＡＣＣ（１９１２）に格納
したアドレスデータＷＡＤＩと波形サンプルナンバメモ
リ（１９１０）に格納している波形サンプルナンバｎと
の加算処理（ＷＡＤｌ　＝　ＷＡＤＩ　＋　ｎ　）を演
算部（１９１，８）で行ない加算結果をＡＣＣ（１９１
２）に格納する。そして、ＡＣＣ（１９１２）に格納し
であるアドレスデータＷＡＤ、’と波形ナンバｉ　Ｃ）
波形サンプル数指定データＳＤに基づいてシフト処理し
たデータ（ｉＸサンプル数；ｉ＝０．ｌ、２．・・・、
　Ｉ−１）との加算処理（ＷＡＤ１’　＝　ＷＡＤ１′
＋１　ｘサンプル数）を演算部（１９１８）で行ない、
加算結果をＡＣＣ（１９１２）とＤＢＫアドレスレジス
タ（１９０１）に格納し、ＤＢＫ　（６０６）からｆ（
Ｘｉ、ｎ）に相当する波形サンプルデータを読み取り波
形メモリＩ　（１９０４）内のレジスタＲ（ＷＤＩ）に
格納する。

■　波形サンプルｆ（Ｘ；＋ｔ、ｎ）の読み取り処理。

ＡＣＣ（１９１２）に格納したアドレスデータＷＡＤＩ
’と波形サンプル敬指定データＳＤで指定している波形
サンプル数ＮＷＳ　（波形ナンバメモリ（１９１０）内
で発生）との加算処理（ＷＡＤ２　＝　’ＷＡＤＩ’　
＋　ＮｗＳ　）を演算部（１９１’ｌ）で行ない加算結
果をＤＢＫアドレスレジスタ（書０１）に格納し、ＤＢ
Ｋ　（６０６）からｆ（Ｘｉ＋ｘ、ｎ）に相当する波形
サンプルデータを読み取り波形メモリｌ　（１９０５）
内のレジスタＲ（ＷＤＩ）に格納する。

■　波形サンプルナンバｎの更新処理。

波形サンプルナンバｎとシーケンサ（８０２）から供給
される信号ＤＡＤＤ　ｌとの加算処理（ｎ　＝　ｎ＋１
）を演算部（１９１８）で行ない、波形サンプルナンバ
メモリ（１９０９）内の波形ナンバレジスタＲ（ＷＳＮ
）に格納する。

■　内挿係数（Ｎｍ＋ｎ）αの更新処理。

係数データメモリ（１９０６）に格納している内挿係数
（（Ｎｍ＋　ｎ　）α〕と増分生成部（１９０Ｂ）で発
生している増分値σとの加舒処理を演算部（１９１８）
で行ない、加算結果を係数データメモリ（１９０６）内
にあ・る係数データレジスタＲ（ＭＤ）に格納すると共
に、加算結果がオーバフォローした場合演躊：部（１９
１８）内にあるキャリーフラグレジスタＣＦを′１′に
セットする。

■　波形ナンバｉの更新処理。

波形ナンバメモリ（１９１０）に格納している波形ナン
バｉと上述■で説明したキャリーフラグレジスタＣＦの
内容との加算処理（ｉ＝ｉ＋ｃＦ）を演算部（１９１８
）で行ない、波形ナンバメモリ（１９１０）円にあ−る
波形ナンバレジスタＲ（ＷＮＤ）に格納する。

■　レジスタＲ（ＷＮＤ）、Ｒ（ＷＳＤ）　、　Ｒ（Ｒ
１）、Ｒ（ＷＤＩ）　、　Ｒ（ＷＤＩ）に格納した各種
データをチャネルコードＣＨＣで指定されたそれぞれの
メモリ領域へのデータ転送処理。

命令ステップ１１のタイミングで、シーケンサ（８０２
）から供給される信号ＷＲＲＡＭに基づ０てデータ転送
処理が行なわれる。なお、計算要求フラグ信号ＣＬＲＦ
が′″０′の場合には転送処理を行なわないようにして
いる。なぜならば、新し０波形サンプルの算出を行なわ
ないためである。

第１１表にＤＲＰ　（８０８）の演算シーケンスを示す
。

第１１表に示す命令ステップを順次実行すること−こよ
り、上述■〜■で説明した処理が実現される。

なお、第４表で説明したキーオン／オフ信号ＫＤが′″
０′から５１′に変化した最初の処理はイニシャル処理
として上述のような条件設定を行なう。

イニシャル処理を指示する信号（’１’）は、第２３図
に示した演算部（１９１Ｂ）内のオン／オフ検出部（２
８０８）で発生する。

■　波形サンプルナンバｎ＝（０）□。設定。

第１１表に示した命令ステップ７のタイミングで信号Ｗ
ＲＷＳＮが演算部（１９１１１）に供給される。そうす
ると、　ＡＮＤゲート（２８１０）の出力信号は！１′
となり、ゲート（２８０６）　（２８０７）の制御入力
に′１′が供給される。この結果、　ＤＣバスには（０
０００）１６が供給され、波形サンプルナンバメモリ（
１９０９）　内のレジスタＲ（ＷＳＮ）に（００００）
１６を格納ｔ−ル。

■　波形ナンバ１＝（０）１０設定。

第１１表に示した命令ステップ１ｏのタイミングで。

信号ＷＲＷＮＤが演算部（１９１８）に供給される。そ
うすると、　ＡＮＤゲート（２８１１）の出方信号は′
１′となり、ゲート（２８０６）　（２８０７）の制御
入力に１′が供給される。この結果、　ＤＣバスには（
００００）１６が供給され、波形ナンバメモリ（１９１
０）内のレジスタＲ（ＷＮＤ）に（００００）１ｇを格
納する。

上述の■、■の処理によって、キーオン／オフ信号肋が
オフからオンに変化するたびに、波形ナンバｉと波形サ
ンプルナンバｎとが初期設定される。

また、　ＤＢＫ　（６０６）から読み込んだくり返し指
定データがＣＦ　）１ａすなわち、最終波形フラグＷＥ
Ｆならば、上述のような条件設定を行なう。

■　内挿係数の分子項（Ｎｍ＋ｎ）α＝（０）’ｔｏ設
定。

第１１表に示した命令ステップ９のタイミングで信号Ｗ
ＲＭＤが演算部（１９１ｇ）内のＡＮＤゲート（２８１
２）に供給される。そうすると、ＮΦゲゲー（２１１２
＞の出力信号は１′となり、ゲート（２８０６）　（２
ａｏ７）の制御入力に′１′供給される。この結果、　
ＤＣバスにハｃｏｏｏｏ）１６が供給され、係数レジス
タメモリ（１９０６）内のレジスタＲ（ＭＤ）に（ＯＯ
ＯＯｈｓを格納する。

■　波形サンプル数ＮＷＳ　＝　（０）ｔｏ　設定。

第１１表に示した命令ステップ７のタイミングで信号Ｒ
ＤＮＷＳが演算部（１９１８）内（Ｄ　ＡＮＤゲーデー
（２８０９）に供給される。そうすると、　ＡＮＤゲー
ト（２８０９）の出力信号は′１＃となり、ラッチＢＬ
　（２８０２）の格納状態をクリヤ（００００）１！す
る。この結果、波形サンプルｆ（Ｘ＋＋ｘ、。）を読み
込むためのＤＢＫ　（６０６）のアドレスデータは波形
サンプルｆ（Ｘｉ、ｎ）　ｆ読み込んだアドレスデータ
と等しくなる。

上述■、■の設定によって、最終波形データとなると、
実質的に波形内挿処理を行なわず、最終波形データをく
り返し使用することになる。

第１１表に示した信号についての説明 上述する信号はシーケンサ（８０２）から供給される。

ＲＤＯ５Ｄは、オフセットデータ（２５６）をＤＡババ
ス供給する。

ＲＤＡＣＣは、　ＡＣＣ（１９１２）内のレジスタＲ（
ＡＣＣ）に格納しているデータをＤＡババス供給 する命令。

ＲＤＲＥＰは、増分生成部（１９０８）内で生成された
増分値αをＤＡババス供給する命令。

ＲＤＷＳＮは、波形サンプルナンバメモリ（１９０９）
　Ｗのメモリｌ、ｉ　（ＷＳＮ）から読み出されてイル
波形サンプルナンバｎをＤＢババ ス供給する命令。

ＲＤＷＮＤは、波形ナンバメモリ（１９１０）内のメモ
リＭ　（ＷＮＤ）から読み出されている波形ナンバｉ？
！ＤＢバスに供給する命令。

ＲＤＷＮＡは、波形ナンバメモリ（１９１０）内にある
シフタ部で発生している波形ナンバア ドレス（ＷＮＡ）　７ｚＤＢバスに供給する命令。

・ＲＤＴＡＤは、先頭アドレスレジスタ（１９０７）内
のレジスタＲ（ＴＡＤ）に格納している先頭番地をＤＢ
ババス供給する命令。

ＲＤＮＷＳは、波形ナンバメモリ（１９１０）内のサン
プル数発生器で発生しているサンプル 数をＤＢババス供給する命令。

ＲＤＭＤは、係数データメモリ（１９０６）内のメモリ
Ｍ（ＭＤ）から読み出されている係数データをＤＢバ哀
に供給する命令０ ＲＤＲＴＡは、入力レジスタ部（８０８）から供給され
ている楽音発生データ（ＮＤ　、　ＳＤ　）をＤＣバス
に供給する命令。

ＷＲＤＢＫは、　ＤＣバス上のデータをＤＢＫアドレス
レジスタ（１９０１）円のレジスタＲ（ＤＢＫ）に格納
する命令。

ＷＲＡＣＣは、　ＤＣバス上のデータをＡＣＣ（１９１
２）内のレジスタＲ（ＡＣＣ）に格納する命令。

ＷＲＷＳＮは、　ＤＣバス上のデータを波形サンプルナ
ンバメモリ（１９０９）　内のし′ジスタＲ（ＷＳＮ）
に格納する命令。

ＷＲＭＤは、　ＤＣバス上のデータを係数データメモリ
（１９０６）内のレジスタＲ（ＭＤ）に格納する命令。

ＷＲＷＮＤは、　ＤＣバス上のデータを波形ナン）＜メ
モ’Ｊ　（１９１０）内ルジスタＲＣＷＮＤ）　ニ格納
する命令。

ＴＤＡは、先頭アドレスレジスタ（１９０７）にＤＢＫ
から読み込んだ先頭番地をＤＡババス 供給する命令。

ＴＣＡは、　ＤＣバス上のデータをＤＡババス供給する
命令・ ＤＣＲＡＬは、演算部（１９１８）内のラッチＡＬ　（
２８０１）　ｌ：クリヤする命令。

ＤＡＤＤ　ｌは、演算部（１９１８）内のＦＡ　（２８
０１）にキャリ入力信号（＋１）を供給する命令。

ＲＤＦＬＧは、演算部（１９１３）内のオン／オフ検出
部（２８０８）に新キーオン／オフ信号ＫＤを取り込む
命令。

ＷＲＲＡＭは、波形データメモリｌ　Ｃ１９０４）内の
レジスタＲ（ＷＤＩ）　、波形データメモリｙ（１９０
５）内のレジスタＲ（ＷＤｌ［）　、係数データメモリ
（１９０６）内のレジスタＲ（ＭＤ）、波形サンプルナ
ンバメモリ （１９０９）円の１／ジスタＲ（ＷＳＮ）　、波形ナン
バメモリ（１９１０）内のレジスタＲ（ＷＮＤ）に格納
しているデータを、それぞれのメモリＭ　（ＷＤＩ　）
　、　Ｍ　（ＷＤＩ）、Ｍ　（ＭＤ’）、Ｍ　（ＷＳＮ
）　、　Ｍ　（ＷＮＩ））　ニ書き込む命令。

以上のように、データメモリ（ＤＢＫ）に合成データ（
波形データ、制御データ）の先頭番地を格納することに
より、回路構成を複雑化するこトナく、データメモリ内
のデータ内容操作だけで異なる波形データの選択ができ
、異なる楽音を容易に発生することができる。

さらに、複数組の制御データ（くり返し数指定データ）
を用意し、合成する場合には、所定の制御データを選択
して使用するようにしているため。

音階によって制卸データを異なるように設定することが
でき、１オクターブ内向−波形データを使用しても、楽
音の立上り時間や、波形形状の変化時間金一定にするこ
とができる。

さらに、同一データベース上に波形データ、制御データ
と先頭番地とを格納し、時分割的に各種データを読み取
るようにしているので、データメモリ（ＤＢＩＣ）の回
路構成が簡略化できるとともに。

データメモリとＤＲＰ　（８０８）とのインターフェー
ス処理が簡略化できる。

波形データプロセラ−！ＪＷｒ）Ｐ　（８０７）の詳ゝ
細な説明第２０図はＶｒＴ）Ｐ　（８０７）の演算処理
の流れ図である。

ＷＤＰ　（８０７）の演算処理として、４狸類の演算が
ある。

■波形内挿演算を行なって仮想波形サンプル値ｆ（慣、
ｍ、ｎ）　　を求める。

■仮想波形サンプル値ｆ　（Ｘｉ、工、ｎ）　　とエン
ベロープデータＥＤとの乗算を行ない・１ン６０−プ付
加波形サンプル値ｆ　（Ｘｉ、ｍ、ｎ、ｑ、ｒ）を求め
る。

■前回求めたエンベロープ付加波形サンプル値旧ｆ　（
Ｘｉ、ｍ、ｎ、ｑ、ｒ　）　　と今回求めたエンベロー
プ付加波形サンプル値新ｆ　（Ｘｉ、ｍ、。＋ｑ、ｒ）
との差分演算を行なって差分波形サンプル値Ｄｆ（Ｘｉ
、ｍ、ｎ、ｑ、ｒ）を求める。

■エンベロープデータＥＤの更新を行なう。

次に、エンベロープデータＥＤとエンベロープ付加方法
について説明する。

エンベロープデータＥＤは２０ビツトで構成されている
。上位４ビツトをＥＤＵ　（Ｃａ下位１６ビツトをＥＤ
Ｌ（２）とする。

エンベロープデータＥＤの更新方法は、新ＥＤ　＝旧Ｅ
Ｄ＋△ＥＤと云う演算処理を行なって求める。増分エン
ベロープデータＡＥＤは％ＣＰＵ　（６０８）がら入力
レジスタ部（８０８）に供給されたサスティンデータＤ
ＳＵＳ　３るいは、ダンパーデータＤＤＭＰを使用する
。サスティンデータ、ダンパーデータの選択は、オルガ
ン型エンベロープ、ピアノ型エンベロープおよびキーオ
ン／オフ信号に基づいて使い分けを行なう。

エンヘローブ付加波形サンプル値を求める演算式を下式
に示す。

ｆ（Ｘｌｍｎ）・・・・−・・・・・・・（５）ｑ＝ｏ
、１，２．・・・、　Ｑ−１（Ｑ　＝　２４　）ｒ　＝
０　、１．２、−＝、　Ｒ−１（Ｒ＝２１６）エンベロ
ープデータＥＤを単調増加すなわち、新ＥＤ　＝旧ＥＤ
＋△ＥＤ（−疋）とし、（５）式を実行することにより
、指数特性の減衰（立下り）エンベロープが付加できる
。また、単調減少、すなわち新ＥＤＨ日ＥＤ−△ＥＤ　
（’　定）とすることにより、指数特性の立上り（アタ
ック）エンベロープを付加スることができる。このよう
な処理を行なうことで、指数特性のエンベロープを発生
せずに、演算だけで求められ、エンベロープデータＥＤ
の生成が簡単な構成で実現できる。

第２１図はＷＤＰ　（８０７）の−具体例を示す構成図
である。図中（２１０１）は波形データゲートＩ　、　
（２１０２）は波形データゲートｌ　、　（２１０８）
はエンベロープデータＥＤの増分値を発生するエンベロ
ープ増分発生部（△ＥＤ発生部）、（２１０４）は同波
形サンプル値ｆ　（Ｘｉ、＋ｎ、ｎ、ｑ、ｒ）　　を記
憶している用波形デ＝′タメモリ部、（２１０５）はエ
ンベロープデータＥＤｔ記憶しておくエンベロープデー
タメモリ１（ＥＤメモリ部）（２１０６）は乗算部、（
２１０７）は（５）式に示した１／２ｑあルイハｌ／２
ｑ＋１の演算を行なうシフタＮＳ　、　　（２１０８）
はフルアダー、ラッチやキャリーフラグレジスタなどで
構成している演算部、（２１０９）は差分波形サンプル
値Ｄｆ　（Ｘｔ、ｍ−、ｎ、ｑ、ｒ　）を格納するアウ
トプットバッファレジスタ（ＯＢＲ）　、　　（２１１
０）はアナログバッファメモリ部（８１２）内のアナロ
グスイッチ（１１０８）〜（１１０７）　　（コンデン
サＣＩ　−Ｃｓに電荷を蓄えるためのスイッチ）（第１
１図）のオン／オフを制御する書き込みパルス発生部、
　（２１１１）は演算部（２１０８）内のラッチ肚にデ
ータを供給するＷＡババス（２１１２）は演算部（２１
０８）内のラッチＢＬにデータを供給スるＷＢババス　
（２１１８）は演算部（２１０８）で行なった演算処理
結果を各レジスタに供給するＷＣバスである。

次に各部の構成内容について説明する。△ＥＤ発生部（
２１０８）は増分データ△ＥＤとしてサスティンデータ
ＤＳＵＳとダンパーデータＤＤΔ（Ｐのどちらか一万を
選択する選択器と入力レジスタ部（８０８）から供給さ
れているキーオン／オフ信号ＫＤ、オルガン型／ピアノ
型指定信号ＯＰＳとダンパーオン／オフ信号ＤＭＰから
選択信号を生成する制御器と、信号ＫＤ、信号ｏｐｓ　
、信号ＤＭＰとＤＲＰ　（８０ｇ）内の増分生成部（１
９０８）から供給されている最終波形フラグ信号ＷＥＦ
から仮想キーオン／オフ信号を生成し仮想キー信号ＥＡ
ＤＧを出力する仮想キー信号発生器とから構成している
。第１２辰に増分データ△ＥＤの選択内容と仮想キー信
号ＥＡＤＧ　の発生状態を示す。

第７表に示した信号ＯＰＳが０′、すなわちオルガン型
指定の場合、仮想キー信号ＥＡＤＧは、キーオン／オフ
信号ＫＤのオン（′１つ、オフ（’　０　’）状態と等
しくなる。

信号ＯＰＳが′″１′、すなわちピアノ型指定の場合、
仮想キー信号ＥＡＤＧは上述の状態となる。

■信号ＷＥＦがゞ゛０′の場合 （ａ）信号ＤＭＰ　（第７表に示したダンパオン／オフ
信号）が′θ′の場合、仮想キー信号ＥＡＤＧは１オン
′状態となる。

（ｂ）信号ＤＭＰが１１′の場合、仮想キー信号ＥＡＤ
Ｇは、キーオン／オフ信号ＫＤのオン、オフ状態と等し
くなる。

■信号ｗＥＦ−ｈＳ′１′ノ場合 信号ＤＭＰ、キーオン／オフ信号Ωの状態に関係なく、
仮想キー信号ＥＡＤＧはオフ状態となる。

仮想キー信号ＥＡＤＧの働きの説明 信号ＷＥＦが１１′となり最終波形データをくり返し用
いて、持続音の楽音を発生する場合、オルガン型指定で
あれば、オルガン型の楽音特性と等しくなり問題は発生
しない。

ピアノ型指定となると、楽音特性は減衰特性とする必要
がアリ、信号ＷＥＦ＝’ｌ’となり、最終１１Ｎ−形デ
ータをくり返し用いて持続音を発生しても、仮想キー信
号ＥＡＤＧをオフ状態として、Ｗ４衰エンベロープ特性
を付加して強制的に楽音特性を減衰特性とする。

用波形データメモリ部（２１０４）は、演算部（２１０
８）の演算結果をシーケンサ（８０２）から供給されて
いる信号ＷＲＯＷＤによって一時格納しておくレジスタ
Ｒ（ＯＷＤ）と、８チャネル分のエンベロープ付加波形
サンプル値ｆ　（Ｘｉ、ｍ、ｎ、ｑ、ｒ　）を記憶する
１６．ビット×８語ｃｖ　メモＩＪ　Ｍ　（ＯＷＤ）と
、メモＩ）　Ｍ　（ＯＷＤ）　（７）出力データを信号
ＲＤｏｔＶＤによってＷＢババス供給するゲートとで構
成している。通常メモリＭ　（ＯＷＤ）は読み出し状態
となっており、シーケンサ（８０２）から供給されてい
るチャネルコードＣＨＣに基づいたアドレスのエンベロ
ープ付加波形サンプ、ル値を上述のゲートに供給してい
る。そして、信号ＷＲＲＡＭ　によってメモリＭ　（Ｏ
ＷＤ）は書き込み状態となり、レジスタＲ（ＯＷＤ）に
格納しているデータがメモリＭ　（ＯＷＤ）に書き込ま
れる。

ＥＤメモリ部（２１０４）は、演算部（２１０８）の演
算結果を信号ＷＲＥＤＬ　、　ＷＲＥＤＵ　）こよって
それぞれ一時格納するセジスタＲ（ＥＤＬ）　、　Ｒ（
ＥＤＵ）と、８チャネル分のエンベロープデータＥＤを
記憶するメモリＭ第１２表 （ＥＤＬ）　、　Ｍ　（ＥＤＵ）と、メモリＭ（ＥＤＬ
）の出力データを信号ＲＤＥＤＬによってＷＢババス供
給するゲートＬと、メモリＭ　（ＥＤＵ）の出力データ
を信号ＲＤＥＤＵによってＷＢババス供給するゲートＵ
とで構成している。メモリＭ　（ＥＤＬ）は１６ビツト
×８語、メモリＭ　（ＥＤＵ）　ハ４　ヒツト×８語で
ある。通常メモリＭ（ＥＤＬ）　、　Ｍ　（ＥＤＵ）は
読み出し状態となっており。

チャネルコードＣＨＣに基づいたアドレスのエンベロー
プデータＥＤが読み出され、上述のゲートし、ゲートＵ
にそれぞれ供給される。また、信号ＥＤＵは乗ｉ　ｉ　
（２１０６）　ニ、信号ＥＤＬはシフタ部（２１０？）
に供給されている。

そして、信号ＷＲＲＡＭによってメモリＭ　（ＥＤＬ）
　。

Ｍ　（ＥＤＵ）は書き込み状態となり、レジスタＲ（Ｅ
ＤＬ）、Ｒ（ＥＤＵ）に格納しているデータがメモリＭ
　（ＥＤＬ）、Ｍ　（ＥＤＵ）に書き込まれる。

乗算部（２１０６）は、波形データを信号ＷＲＭＬＰに
よって一時格納するレジスタＲ（ＭＬＰｌ）と、信号５
ＥＬＷＥ　−’″０′の時ＤＲＰ　Ｃ８０８）から供給
されている係数データＭＬＰを一時格納し、信号５ＥＬ
ＷＥ　＝月′（７）ＲＥＤメモリ部（２１０５）から供
給されているエンベロープデータＥＤＬを一時格納する
レジスタＲ（ＭＬＰ２）ト、レジスタＲ（ＭＬＰｌ）に
格納しているデータを被乗数（２の補数表現）とじ９レ
ジスタＲ（ＭＬＰ２）に格納しているデータを乗数（絶
対値表現）とする１６ビツトＸ１６ビツト＝３２ビツト
の乗算器と、信号ＲＤＭＬＰによって乗算器の乗算結果
上位１６ビツトをＷＢババス供給するゲートとで構成し
ている。

シフタ部（２１０７）は、演算部（２１０８）の演算結
果を信号ＷＲ５ＦＴによって一時格納するレジスタＲ（
ＳＦＴ）と、レジスタＲ（ＳＦＴ）に格納したデータを
ＥＤメモリ部（２１０１５）から供給されているエンベ
ロープデータＥＤＵに基づいてシフト操作 Ｒ（ＳＦＴ） （７；　ｑ＝　Ｏｌ　１　、２　、　・、　２’　−、
，１）するシフタと、シフタの出力データを信号ＷＲＳ
ＦＡによって一時格納するレジスタＲ（ＳＦＡ）と、信
号ＲＤＳＦＡによってレジスタＲｃｓＦＡ）に格納した
データをＷＡババス供給するゲートＡと、信号ＲＤＳＦ
Ｂによってシフタのデータを直接ＷＢババス供給するゲ
ートＢとで構成している。

第２４図は演算部（２１０ｇ）の−具体例を示す構成図
である。（２４０１）はＷＡババス上データを信号ＩＮ
Ｖによって反転する反転ゲート、（２４０２）は反転ゲ
ート（２４０１）の出力データを信号φ２の立下りニッ
プで一時格納するラッチＡＬで、信号ＷＣＲＡＬによっ
て格納状ＹΣ９が（００００）１６になる。すなわちリ
セットされる。

（２４０３）はＷＢババス上データを信号φ２の立下り
エッヂで一時格納するラッチＢＬ　、　（２４０４）は
キャリ入力、キャリ出力を有する１６ビツト加算器（Ｆ
Ａ　）　、　（２４０５）はＦＡ　（２４０４）のキャ
リ出力を信号ＷＲＥＤＬによって記憶し、　（；Ｍ　＠
　ＲＤＥＤＬによってリセットするキャリフラグレジス
タＥＣＦ　、　（２４０６）はＡＮＤゲート、（２４０
７）はＯＲゲート、（２４０８）は信号ＷＴＣＡによっ
てＦＡ（２４０４）の出力データをＷＡババス供給する
デー）　Ａ　、　（２４０９）はＷＣバスにデータ（Ｆ
ＦＦＦｈｓを供給するゲートＢ。

（２４１０）　ＬｉＷＣバスにＷＢババス上データを供
給するゲートＣ１（２４１１）はＦＡ　（２４０４）の
出力データをＷＣバスに供給するデー）　Ｄ　、　（２
４１２）はデータ（００００）ｔｓをｗｅババス供給す
るゲートＥ、（２４１８）は信号ＴＢＣ１信号ＷＲＥＤ
Ｕ　、信号ＷＲＥＤＬ　、信号ＥＡＤＧおよびＦＡ（２
４０４）の出方信号ｃビット位置４）に基づいてゲート
Ｂ　（２４０９）〜ゲートＥ　Ｃ２４１２）のいずれか
１つを選択するゲート選択器でおる。

ゲート選択器（２４１３）で選択するゲートについて説
明条る。シーケンサ（８０２）から供給されている信号
ＴＢＣによってゲートＣ（２４１０）が選択され、ｗｃ
ババスはＷＢババス上データが供給される。

△ＥＤ発生部（２１０８）から供給されている仮想キー
信号ＥＡＤＧがオン状態であると、信号ＷＲＥＤＬある
いは信号ＷＲＥＤＵによってゲートＥ　Ｃ２４１２）が
選択され、ＷＣバス上にはデータｃｏｏｏｏ）ｌ、が供
給される。

すなわち、エンベロープデータＥＤＵ　、　ＥＤＬをと
もに（００００）１ｇと設定することになる。この結果
、エンベロープ付加波形サンプル値ｆ　（Ｘｉ、ｍ、ｎ
、ｑ、ｒ）”ｆ　（ｘｉ　ｍ　ｎ　）　　となる。

また、　ＦＡ、　（２４０４）の出力信号ｃビット位置
４）が＋１１でかつ信号ＷＲＥＤＵが供給されるとゲー
トＢ（２４０９）が選択されＷＣバスにデータ（ＦＦＦ
Ｆ　）ｉａが供給される。すなわち、エンベロープデー
タＥＤＵを常時（Ｆ　）１　ａ　と設定することになる
。

上述以外の状態では、デー）　Ｄ　Ｃ２４１１）が選択
され、ＦＡ　（２４０４）の出力データがＷＣバスに供
給される。

なお、同波形データメモリ部（２１０５）　、　ＥＤメ
モリ部（２１０６）に供給されている信号ＷＲＲＡＮは
、　ＤＲＰ（８０８）で説明した信号ＷＲＲＡＭと同一
のものである。

ＷＤＰ　（８０７）もＤＲＰ　（８０８）　、　ＥＤＰ
　（８０６）と同様にシーケンサ（８０２）から供給さ
れる制御信号に基づいて上述する演算処理を行ない、上
述した■〜■の処理内容を実現するようになつそいる。

■仮想波形サンプル値ｆ（Ｘｉ、ｍ、ｎ）を求める。

信号ＲＤＳＶＤＩ　、　ＲＤＮｖＤＢ　（命令ステップ
２に対応）によってＤＲＰ　（８０８）から供給されて
いる波形サンプル値ｆ（Ｘ、ｉ　、　ｎ　）とｆ　（Ｘ
　ｉ　＋１　＋　ｎ　）をＷＡババス　ＷＢバズに供給
し、演算部（２１０ｇ）のラッチＡＬ、ＢＬに信号−２
立下りエッヂで波形サンプル値を格納する。この時演算
部（２１０８）に加えられる信号ＩＮＶによってラッチ
肚に格納されるデータは反転データ、すなわちｆ（Ｘｉ
、ｎ）となる。

そして、ラッチＡＬ　（２４０２）　、ラッチＢＬ　（
２４０８）に格納されたデータを用いて演算部（２１０
８）で加算処理（ｆ（Ｘｉ、ｎ）＋ｆ（Ｘｔ＋ｔ、ｎ）
＋１つ、すなわち（ｆ（Ｘｒ−ｚ、ｎ）−ｆ（Ｘｉ　、
　ｎ）ｍｌが実行され、演算結果がｗｃババス出力され
、信号ＷＲＭＬＰによって乗算部（２１０６’）内の被
乗数レジスタＲ（ＭＬＰｌ）に信号φ２の立上りエッチ
で書き込まれるとともに、ＤＲＰ　（８０８）から供給
されている内挿係数（Ｎｍ＋ｎ）αが乗数レジスタＲ（
ＭＬＰ２）に格納される。

そうすると１乗算部（２１０６）内で （ｆ（Ｘｉ＋１．ｎ）−ｆ（Ｘ、、ｎ））　Ｘ　（Ｎｍ
＋ｎ）αの乗算が実行される。乗算結果は命令ステップ
４の終了までに正しい値になるものとする。次に信号Ｒ
ＤＷＤＩによって矩形サンプル値ｆ　（Ｘ、　ｎ）をＷ
Ａパースに、信号ＲＤＭＬＰによって乗算結果をＷＢバ
バス供給し、信号φ２の立下りエッヂでラッチＡＬ、Ｂ
Ｌにそれぞれのデータを格納する（命令ステップ５に対
応）。なお、乗算結果は乗算器の上位１６ビツトを利用
している。これは、　１／２１ｇ処理と等価なものであ
る。

演算部（２１０８）で加算処理を実行することにより、
（２）式で表わした仮想波形サンプル値ｆ（Ｘｉ、ｍ、
ｎ）が求められる。

■エンベロープ付加波形サンプル値ｆ　（Ｘｔ、ｍ、ｎ
、ｑ、ｒ）を求める。

仮想波形サンプル値ｆ（ｘｔ、ｍ、ｎ’）を、信号ＷＲ
ＭＬＰ、信号ＷＲ３ＦＴ　（命令ステップ６に対応）に
よって、乗算部（２１０６）内の被乗数レジスタＲ（Ｍ
ＬＰｌ）とシフタ部（２１０７）内のレジスタＲ（ＳＦ
Ｔ）に信号φ２の立上りエッチで格納する。また、　Ｅ
Ｄメモリ部（２１０５）から乗算部（２１０６）に供給
しているエンベロープデータＥＤＬを信号５ＥＬＷＥ　
（命令ステップ６に対応）によって乗算部（２１０６）
内の乗数レジスタＲ（ＭＬＰ２）に格納し、乗算処理〔
ｆ（Ｘｔ、ｍ、ｎ）　Ｘ、ｒ）を実行する。

一方、シフタ部（２１０７）内のレジスタＲ（ＳＦＴ）
に格納した仮想波形サンプル値ｒ　（Ｌ、ｍ、ｎ　）を
ＥＤメモリ部（２１０５）からシフタ部（２１０７）に
供給されているエンベロープデータＥＤＵ（２）に基づ
いて、シフト操作（ｆ　（Ｘｉ　、ｍ、　ｎ）　／　２
ｑ）を行ない、信号ＷＲ８ＦＢ（命令ステップ７に対応
）によって、シフタ部（２１０７）内の出力レジスタＲ
（ＳＦＢ）に格納する。

そして１乗算部（２１０６）で行なった乗算結果を、信
号ＴＢＣ、信号ＷＲＳＦＴ　（命令ステップ８に対応）
によってシフタ部（２１０７）内のレジスタＲ（ＳＦＴ
）に格納し、エンベロープデータＥＤＵ　（Ｑ）に基づ
いたシフト操作行なう。

信号ＲＤＳＦＡ％ＲＤＳＦＢ　（命令ステップ９に対応
）によって、シフタ部（２１０７）内の出力レジスタＲ
（ＳＦＢ　）に格納しであるデータＣｆ（Ｘｉ　ｍ　ｎ
）／２”　Ｅを信号ＩＮＶによって論理反転し、演算部
Ｃ２１０８）内のラッチＡＬにそれぞれ格納する。

そして、演算部（２１０８）で加算処理を実行すること
により、エンベロープ付加波形サンプル値ｆＡ（Ｘ、、
ｍ、ｎ、ｑ、ｒ　）が求めらレル。

■差分波形サンプル値ＤｆＣ刈、。ｌ”＃Ｑｌｒ）を求
める。

エンベロープ付加波形サンプル値ｆ　（Ｘｉ、ｍ、ｎ、
ｑ、ｒ）を信号ＷＲＯＷＤによって旧波形メモリ部（２
１０４）内のレジスタＲ（ＯＷＤ）に格納するとともに
、信号ＴＣＡによって、　ＦＡ　（２４０４）の出力デ
ータをＷＡババス供給し、信号ＩＮＶによって論理反転
を行ない、演算部（２１０８）内のラッチＡＬに格納す
る。また、信号ＲＤＯＷＤによって、旧エンベロープ付
加波形サンプル値を旧波形メモリ部（２１０４）から読
み出し、演算部（２１０８）内のラッチＢＬに格納する
。

そして、演算部（２１０８）で加算処理を実行すること
により、差分波形サンプル値Ｄｆ　（ＸＩ、ｍ、　ｎ、
　ｑ、　ｒ　）が求められ、信号ＷＯＢＲによってＯＢ
Ｒ（２１０９）内のレジスタＲ（ＯＢＲ）に差分波形サ
ンプル値を格納する。

■エンベロープデータＥＤの更新 信号ＲＤＥＤＬ　、　ＥＤＬＥＤ　（命令ステップ３に
対応）によって、ＥＤメモリ部（２１０５）からエンベ
ロープデータＥＤが、△ＥＤ発生部（２１０１）から増
分データ△ＥＤがＷＡババスＷＢババスそれぞれ読み出
され、信号φ２の立下りエッヂで演算部（２１０８）内
のラッチ肚とＢＬにそれぞれ格納される。

そして、加算処理（ＥＤＬ＋ΔＥＤ　）を演算部（２１
０８）テ実行し、新エンベロープデータＥＤを求め、信
号ＷＲＥＤＬ　（命令ステップ４に対応）によって、　
ＥＤメモリ部（２１０５）内のレジスタＲ（ＥＤＬ）に
新エンベロープデータＥＤを格納するとともに、演算部
（２１０８）内の加算器ＦＡ　（２４０４）のキャリー
出力を演算部（２１０８）内のフラグレジスタＥＣＦ　
（２４０５）に格納する。

信号ＲＤＥＤＵ　（命令ステップ６に対応）によって、
エンベロープデータＥＤＵが読み出され、演算部（２１
０８）で、レジスタＥＣＦ　（２４０５）の内容とエン
ベロープデータＥＤＵとの加算処理を実行して、新エン
ベロープデータＥＤＵを求める。求めたエンベロープＥ
ＤＵを信号ＷＲＥＤＵによって、　ＥＤメモリ部（２１
０５）内のレジスタＲ（ＥＤＵ）に格納する。

そして、ＤＲＰ＝　（８０８）と同様に、信号ＷＲＲＡ
ＭによってレジスタＲ（ＥＤＬ）　、　Ｒ（ＥＤＵ）　
、　Ｒ（ＯＷＤ）　ニ格納している各種データをチャネ
ルコードＣＨＣで指定されたそれぞれのメモリ領域にデ
ータ転送を行なう。

アナログバッファメモリ部（８１２）　、　ＤＡＣ（８
１１）にデータを供給するタイミングについて説明する
。

信号ＣＲＤＡＳ　（命令ステップ９に対応）によって、
書き込みパルス発生部（２１１０）で発生してｔｌ）る
書き込みパルスをリセットする。そして、信号ＷＲＯＢ
Ｒ（命令ステップ１１に対応）によって、　ＯＢＲ（２
１０９）内のレジスタＲ（ＯＢＲ）に差分波形サンプル
値Ｄｆ””＋”＋”ＬＱ＋’　）を格納し、ＤＡＣ（８
１１）に供給してディジタル信号をアナログ信号に変換
しアナロク゛バッファメモリ部（８１２）に供給すると
ともに、書き込みパルス発生部（２１１０）でチャネル
コードＣＨＣで指定されたチャネルに対応する書き込み
ノＸ６　ルスをセットシ、アナログバッファメモリ部（
８１２）　内のアナログスイッチＡＷＩ〜ＡＷ８に供給
する。この時、信号ＣＬＲＦが′″０′（計算要求を行
なって０ない場合）の場合は、書き込み／ｆルスをセ゛
ノドしないようにする。

第１３表にＷＤＰ　（８０？）の演算シーケンスを示す
。

第１８表に示す命令ステップを順次実行すること蓄こよ
り、上述で説明した処理が実現する。

第１８表に示した制御信号について説明する。

上述する信号はシーケンサ（８０２）から供給される。

ＲＤＷＤＩは、　ＤＲＰ　（８０８）から供給されてい
る波形チー　’ｉ　１ＶＤＩ　ｅＷＡバスに供給する命
令。

ＲＤＷＤＩは、　ＤＲＰ　（８０８）から供給されてい
る波形データｗｐｉｅ日バスに供給する命令。

ＲＤ△ＥＤは、△ＥＤ発生部（２１０８）内で゛選択さ
れたサスティンデータＤＳＵＳ　６るいはダンパデータ
ＤＤＭＰを増分データ△ＥＤとＬ４ＷＡバスに供給する
命令。

ＲＤＳＦＡ　ハ、シフタ部（２１０７）内のシフタの出
力データをＷＢババス供給する命令。

ＲＤＥＤＬ　ハ、　ＥＤ／ｌ　モｒ）部（２１（１５）
内ノメモ’）　Ｍ　（ＥＤＬ）　　　朱から読み出され
ているエンベロープ　　＝−’　−タＥＤＬをＷＢババ
ス供給する命令。　　２ＲＤＮＬＰは、乗算部（２１０
６）内の粱算器の出力データ（上位１６ビツト）を茹バ
スに供給 する命令。

ＲＤＥＤＵは、　ＥＤメモリ部（２１０５）内のメモリ
Ｍ（ＥＤＵ）から読み出されているエンベロープ データＥＤＵをＷＢバ・スに供給する命令。

ＲＤＳＦＢは、シフタ部（２１０７）内のレジスタＲ（
ＳＦＢ　）に格納しているデータ（ｆ　（Ｘｔ、ｍ、ｎ
）／２ｑ）をＷＢババス供給する命令。

ＲＤＯＷＤは、白波形メモリ部（２１０４）内のメモリ
Ｍ（ＯＷＤ）から読み出されているエンベロープ付加波
形サンプル値を■８バス に供給する命令。

ＷＲＭＬＰは、　ｗｃババス上データを乗算部（２１０
６）内の被乗数レジスタＲ（ｉｖｉＬＰ　１）　　に格
納する命令。

ＷＲＥＤＬは、　ｗｃババス上データをＥＤメモリ１（
２１０５）内のレジスタＲ（ＥＤＬ）に格納する命令。

ＷＲ５ＦＴは、　ＷＣバス上のデータをシフタ部（２１
０７）内°のレジスタＲ（ＳＦＴ）に格納する命令。

ＷＲＥＤＵは、　ＷＣバス上のデータをＥＤメモリ部（
２１０５）内のレジスタＲ（ＥＤＵ）に格納する向性０ ＷＲＯＷＤは、ＷＣバス上のデータを同波形データメモ
！Ｊ　部（２１０４）内（７）１／ジスタＲ（ＯＷＤ）
に格納する命令。

ＷＲＯＢＲは、　ＷＣバス上のデータをＯＢＲ（２１０
９）内のレジスタＲ（ＯＷＲ）に格納する命令。

ＩＮＶは、　ＷＡババス上データの論理を反転し。

反転したデータを演算部（２１０８）内のラッチＡＬ　
（２４０２）に供給する命令。

ＷＡＤＤｌは、演算部（２１０８）内のＦＡ　（２４０
４）にキャリ入力信号（＋１）を供給する命令。

ＷＣＲＡＬは、演算部（２１０８）内のラッチＡＬ　（
２４０２）をクリヤする命令。

５ＥＬＷＥは、乗算部（２１０６）内の乗数レジスタＲ
（ＭＬＰ２）に格納するデータ選択命令。

選択データは、ＤＲＰ　（８０８）から供給されている
係数データＣＭＬＰ）とＥＤメモリ部（２１０５）から
供給されているエンベロープデータＥＤＬである。

ＷＲ８ＦＢは、シフタ部（２１０７）内のシフタの出力
データをシフタ部（２１０７）内のレジスタＲ（ＳＦＢ
）に格納する命令。

ＴＢＣは、　ＷＢババス上データをＷＣバスに供給する
命令。

ＣＲＤＡＳは、書き込みパルス発生部（２１１０）から
アナログバッファメモリ部（８１２）に供給ツている書
潜みパルスをリセット する命令。

ＴＣＡは、演算部（２１０８）内のＦＡ　（２４０４）
の出力データをＷＡババス供給する命令。

なお、第１２表に示した、仮想キー信号ＥＡＤＧがオン
状態時は、演算部（２１０８）内のゲート選択器（２４
１８）によってゲートＥ　Ｃ２４１２）が選択され、エ
ンベロープデータＥＤＬ　、　ＥＤＵはともにデータ（
００００）ｌ。

となる。この結果、エンベロープ付加波形サンプル値ｆ
　（Ｘｉ、ｍ、ｎ、ｑ、ｒ）　＝ｆ　（Ｘｉ、ｎｎ、ｎ
　）となるｃｑ＝０、ｒ＝０）。

そして、仮想キー信号ＥＡＤＧがオフ状態となると、エ
ンベロープデータＥＤの更新処理（ＥＤ＝ＥＤ＋ＡＥＤ
）が開始する。この結果、（５）式に示したエンベロー
プ付加波形サンプル値を求める演算処理が行なわれ、減
衰特性の楽音波形が得られる。

また、エンベロープデータＥＤの更新処理が進み。

エンベロープデータＥＤＵが（１１１１）２の状態とな
ると、エンベロープデータＥＤＵの更新タイミングで演
算部（２１０８）内のデー）　Ｂ　（２４０９）が選択
され、エンベロープデータＥＤＵは常時（１１１１）２
の状態となる。この状態は、楽音波形の発音停止に相当
する。

以上のように、波形内挿方法を（２）式に示したように
、補正項を付加した内挿係数（Ｎｍ＋ｎ　）α／ＨＮで
実現しているため、波形間のレベル差が大きくても不用
なノイズ成分の発生を防ぐことができる。

さらに、波形形状の変化が少ない所では、データメモリ
部に格納する波形データを少なくシ、＜り返し数を大き
くすることにより、データ圧縮が可能となる。

さらに、アナログ信号に変換する変換部を、１つのＤＡ
Ｃとアナログバッファメモリ部とで構成しているので、
　ＤＡＣは１個だけでよく、チャネルごとに独立に動作
するから、２チヤネルの音を同時に鳴らしても、量子化
ひずみによる混変調ひずみの発生がなくなる。

さらに、波形の革本周波数に対してサンプリング周波数
を整数倍にしているので、発生する折り返し成分や、量
子化により生じるサンプル波成分をすべて、基本周波数
の高調波に一致させることができ、したがってにごりの
ない音をつくることができる。

次に、楽音発止部（６０７）内の各部の相互関係につい
て説明する。

まず、入力レジスタ部（８０８）について説明する。

入力レジスタ部（８０８）は、ＣＰＵ　（６０１）から
供給すれたＩ／Ｑポートアドレスデータと楽音発生デー
タあるいはサスティンデータなどを一時格納するレジス
タＲ（ＡＤＤ）　、　Ｒ（ＤＡＴ）と、　ＣＰＵ　（６
０８）から入力レジスタ部（８０８）に対して新データ
を供給したことを指示する信号（ＣＰＵ　（６０８）か
ら供給されている信号ｌ０ＲＱ　−ＷＲを利用する）を
記憶するフラグレジスタ（レジスタＷＲＣＦで、指示す
る場合は％１′となる）と、レジスタＲ（ＡＤＤ）に格
納されているアドレスを書き込みアドレス、シーケンサ
（８０２）から供給されるチャネルコードＣＨＣを読み
出しアドレスとし、レジスタＲ（ＤＡＴ）に格納された
楽音発生データを記憶するレジスタファイル（８チヤネ
ル分の楽音発生データを記憶し、容量は８ビット×８語
である）と、レジスタＲ（ＡＤＤ）のアドレスデータに
基づいてすｆスティンデータ。

ダンパデータ、ビートデータや効果制御データを記イ倉
する効果レジスタ部とで構成している。

レジスタＲ（ＤＡＴ）に格納された新データをレジスタ
ファイルあるいは効果レジスタ部にデータ転送するタイ
ミングは、レジスタＷＲＣＦが′″１′の状態で、シー
ケンサ（８０２）から信号ＷＲＤＡＴが供給されると、
レジスタＲ，（ＡＤＤ）に格納されたＩ１０ポートアド
レスに基づいた所定のアドレスにレジスタＲ（ＤＡＴ）
の格納データが転送される。その後、レジスタＷＲＣＦ
をリセットする。

シーケンサ（８０２）から供給される信号ＷＲＤＡＴは
。

レジスタファイルあるいは効果レジスタ部へのデータ取
り込み制御信号であり、第９表、第１１表、第１８表に
示した命令ステップ１のタイミングのたびに入力レジス
タ部（８０１）に供給される。

命令ステップｌのタイミングでレジスタファイルあるい
は効果レジスタ部に新データを取り込む理由は、　ＦＤ
Ｐ　（８０６）　、　ＷＤＰ　（８０７）やＤＲＰ　（
８０８）の内部で各種演算処理を実行中に楽音発生デー
タや各種効果データが変化すると正しい演′σ処理が行
なわれない。そのため、演算処理を開始する命令ステッ
プ１で取り込んでいる。

相互関係の説明 チャネルｌに対応する説明を行なう。なお、計算要求フ
ラグ信号ＣＣＲＦが発生しているものとする０ ■シーケンサ（８０２，）で発生しているチャネルコー
トＣＨＣがチャネル１のタイミングになると。

入力レジスタ部（８０８）内のレジスタファイルからチ
ャネル１に対応する楽音発生データがＦＤＰ　（８０６
）　、　ＷＤＰ　（８０７）　、ＤＲＰ　（８０８）に
供給される。

■そうすると、ＤＲＰ　（８０８）の詳細な説明の所で
述べたように％ＤＲＰ　（８０Ｂ）で楽音発生データに
基づいて、　ＤＢＫ　（６０６）から先頭番地、制御デ
ータ、波形データｆ（Ｘｉ、ｎ）とｆＣＸｉ＋ｌ、ｎ）
を読み取り、制御データに基づいて求めた係数データ（
Ｎｍ＋ｎ’）αとＤＢＫ　（６０６）から読み取った波
形データｆ（Ｘｔ、ｎ）とｆ（Ｘｒ＋ｌ、ｎ）とを命令
ステップ１１のタイミングでＤＲＰ　（８０８）内のメ
モリＭ（ＭＤ）、メモ’）　Ｍ　（ＷＤＩ　）　、　メ
モ！Ｊ　Ｍ　（ＷＤＩ）に格納する。

■一方、ＷＤＰ　（８０７）では、命令ステップ１〜１
０のタイミングの間、チャネルコードＣＨＣに基づいて
ＤＲＰ　（８０８）内のメモリＭ（ＭＤ）、メモリＭ　
（ＷＤＩ）　、　メモリＭ　（ＷＤｌ［）　カら読ミ出
すレテいる係数データと波形データｆ（Ｘｉ、。−１）
とｆ（Ｘｉ＋ｌ、　ｎ−＋　）　を用いて、　ＷＤＰ　
（８０７）の詳細な説明の所で述べたように、波形演算
処理が行なわれる。そして、命令ステップ１１のタイミ
ングで、演算結果（差分波形サンプル値Ｄｆ　（Ｘｉ、
ｍ、ｎ　１．ｑ、ｒ）がＷＤＰ　（８０７）内のレジス
タＲ（ＯＢＲ）に格納され、ＤＡＣ（８１１）に供給さ
れる。

上述の■〜■の処理が、シーケンサ（８０２）から発生
しているチャネルコードＣＨＣのチャネルｌに対応する
命令ステップ１〜１１の同一タイミング内で実行される
。

そして、再びチャネルｌに対応するチャネルコードＣＨ
Ｃがシーケンサ（８０２）から発生されると上述の処理
が行なわれる。

■上述の■の説明と同様に、チャネル１に対応する楽音
発生データが、ＦＤＰ　（８０６）　、　ＷＤＰ（８０
７）　、　ＤＲＰ　（８０８）　ニ供給すレる。

■上述の■の説明と同様に、ＤＲＰ　（８０８）で。

ＤＢＫ　（６０６）内に格納している先頭番地、制御デ
ータ、波形データｆ（Ｘｉ、ｎ＋１　）　、　ｆｃＸＨ
４０，ｍ＋ｎ）が読み込まれ、メモリＭ　（ＭＤ）　、
メモリＭ（蜀Ｉ）、メモリＭ（ＷＤｌ［）に格納される
。

ただし、上述■で説明した内容と異なる点は、ＤＢＫ　
（６０６）から読み取る制御データと波形データは、上
述■のタイミング、すなわち前回のチャネル１の計算タ
イミングで更新された波形ナンバｉ、波形サンプルナン
バｎに基づいたデータとなる。

■上述■と同様に、ＤＲＰ　（８（１８）内のメモリＭ
（ＭＤ）、　）−Ｅ：＋）　Ｍ　（ＷＤＩ）　、　メモ
ＩＪ　Ｍ　（ＷＤＩ）から読み出されているデータに基
づいて、波形演算処理が行なわれる。

なお、今回の計算タイミングで波形演算処理に用い−る
データは、前回のチャネル１の計算タイミングでＤＲＰ
　（８０８）内に読み込み処理を行なった係数データ、
波形データｆ　（Ｘ　ｉ　、　ｎ　）。

ｆ（Ｘ＋＋ｔ、ｎ）である。

以後、計算要求フラグ信号ＣＬＲＦに基づいて。

チャネル１に対応する計算タイミングで、上述の処理が
くり返される。

上述の説明のように、ＤＲＰ　（８０８）で読み取った
データは、次回に発生する計算タイミング（ただし、計
算要求フラグ信号ＣＬＲＦが発生している時）で、ＷＤ
Ｐ　（８０７）で行なう波形演算処理に利用される。

このように、読み出し、波形演算処理を、同一計算タイ
ミング内ですべて実行せず、時間的に処理タイミングを
分け、パイプライン的処理を行なうことにより、各部の
構成要素の動作スピードを低速化できる。

上述までの説明では、データメモリ（ＤＢＫ　）に格納
している波形データは、ＰＣＭデータの形で波形−周期
を枚数分格納していたが、波形対称化、ＤＰＣＭ化、　
ＡＤＰＣＭ化を行なった結果を波形データとしてＤＢＫ
に格納し、　ＤＲＰ　（８０８）の内部で復元処理を行
なうことにより、波形データのデータ圧縮が可能となる
。

発明の詳細 な説明したように、本発明の楽音発生装置は、楽音の発
音開始から発音終了時までの複数個の楽音波形のうち少
な（とも２つ以上の楽音波形と上記選択抽出した楽音波
形を用いて合成波形を形成する時に使用する制御データ
とを記憶するデータメモリ部と、発音音階を決定するノ
ートクロック発生部と、上記ノートクロック発生部の出
力信号に基づいて上記データメモリ部から２つの波形サ
ンプルデータと制御データとを読み出すデータ読み出し
部と、上記データ読み出し部で読み、出した２つの波形
サンプルデータと制御データとを用いて新合成波形サン
プルデータを求めると共に旧合成波形サンプルデータと
新合成波形サンフノνデータとの差分を求め、差分デー
タを出力する波形計算部と、上記波形計算部で求めたデ
ィジタル差分データをアナログ信号に変換する変換部と
、上記変換部の出力信号を積分する積分器とを具備し、
積分器の出力から合成楽音波形を発生するよう（こ構成
しているので、楽音波形の形状を時間的に変化させるこ
とができ、自然楽器音を模擬することが可能となる。

さらに、アナログ信号に変換する変換部を、１つのＤＡ
Ｃとホールド回路及び読み出し回路からなるアナログバ
ッファメモリ（発音チャネノシ数分のコンデンサをホー
ルドのために用意している）とで構成しているので、　
ＤＡＣは１個だけでよく、チャネルごとに独立に動作す
るから、２チャネルの音を同時に鳴らしても、量子化ひ
ずみによる混変調ひずみの発生がない。

さらに、波形の基本周波数に対して、読み出し回路を駆
動するノートクロック発生部の出力信号であるサンプリ
ング周波数を整数倍にするこ３とができるから１発生す
る折り返し成分や、量子化により生じるサンプル波成分
を、すべて１基本周波数の電調波に一致させることがで
き、したがってにごりのない音をつくることができる利
点を有する。

【図面の簡単な説明】

第１図〜第５図は本発明の動作説明図、第６図は本発明
の楽音発生装置を採用した電子楽器のブロック図、第７
図はＣＰＵ　（６０８）から楽音発生部（６０７）にデ
ータを供給する場合のタイムチャート図、第８図は楽音
発生部（６０７）の構成図、第９図はシーケンサ（８０
２）の−具体例のブロック図、第１０図はシーケンサ（
８０２）の動作タイムチャート図。 第１１図はアナログバラフチメモリ部（８１２）の−具
体例の構成図、第１２図は楽音発生部（６０７）の内部
動作タイムチャート図、第１８図はＦＤＰ　（８０６）
から比較レジスタ部（８０５）に供給する周波数データ
の推移図、第１４図はＦＤＰ　（８０６）の−具体例の
構成図、第１５図はＦＤＰ　（８０６）のデータ処理手
順を示す処理流れ図、第１６図は比較レジスタ部（８０
５）の−具体例を示す構成図、第１７図は計算要求フラ
グ発生部（８１０）の−具体例を示す構成図、第１８図
はＤＢＫ（６０６）のデータ構成図、第１９図はＤＲＰ
　（８０Ｂ）の−具体例を示す構成図、第２０図はＷＤ
Ｐ　（８０７）の演算処理の流れ図、第２１図はＷＤＰ
　（８０７）の−具体例を示す構成図、第２２図はビブ
ラート発生部（１４０Ｂ）の−具体例を示す構成図、第
２８図は演算部（１９１８）の−具体例を示す構成図、
第２４図は演算部（２１０８）の−具体例を示す構成図
である。 （６０１）・・・鍵盤部、（６０２）・・・操作部、（
６０８）・・・中央姑理装置、　（６０４）・・・票、
（６０５）・・・Ｒ９Ｍ　、　（６０６）−・・楽音合
成データＲＯＭ、　（６０７）・・・楽音発生部、（８
０１）・・・主発振器、（８０２）・・・シーケンサ、
（８０８）・・・入力レジスタ部、（８０４）・・・タ
イ゛？−、（８０５）・・・比較レジスタ部、　（８０
６）・−・周波数データプロセッサ、（８０７）・・・
波形データプロセッサ、　［８０８）・・・データリー
ドプロセッサ、　（８０９）・・・読み出しパルス形成
部、（ｌｊｌＯ）・・・計算要求フラグ発生部％（８１
１）・・・ＤＡＣｌ（８１２）・・・アナログバッファ
メモリ部、（８１８）・°°積分器、ＬＩＩＯＩ）　（
１１０５）　（１１０７）・・・入力用アナログスイッ
チ、（１１０４）　（１１０６）　（１１０８）・・・
読み出し用アナログスイッチ、（Ｃ１）（Ｃｚ）〜（Ｃ
８）・・・ホールド用コンデンサ 代理人　森本義弘

Claims (1)

1. 【特許請求の範囲】 １、楽音の発音開始から発音終了時までの複数個の楽音
   波形のうち少なくとも２つ以上の楽音波形と上記選択抽
   出した楽音波形を用いて合成波形を形成する時に使用す
   る制御データとを記憶するデータメモリ部と、発音音階
   を決定するノートクロック発生部と、上記ノートクロッ
   ク発生部の出力信号に基づいて上記データメモリ部から
   ２つの波形サンプルデータと制御データとを読み出すデ
   ータ読み出し部と、上記データ読み出し部で読み出した
   ２つの波形サンプルデータと制御データとを用いて新合
   成波形サンプルデータを求めると共に旧合成波形サンプ
   ルデータと新合成波形サンプルデータとの差分を求め、
   差分データを出力する波形計算部と、上記波形計算部で
   求めたディジタル差分データをアナログ信号に変換する
   変換部と、上記友換部の出力信号を積分する積分器とを
   具備し、積分器の出力から合成楽音波形を発生する楽音
   発生装置。 ２、　変換部は、ディジタル−アナログ変換器と。 上記ディジタル−アナログ変換器の出力信号レベルを波
   形計算部の動作タイミングでホールドするホールド回路
   と、上記ホールド回路にホールドしている内容をノート
   クロック発生部で発生しているノートクロックに同期し
   て出力させる読み出し回路とで構成した特許請求の範囲
   第１項記載の楽音発生装置。