JPS59136792A - 楽音発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は楽音発生装置に関し、特に、楽音波形の形状を
操作し時間的な変化を施して自然楽器音を模擬する楽音
発生装置に関する。

従来例の構成とその問題点 従来、−自然楽器音を模擬するものとして、正弦波合成
方式を用いたもの、周波数変調方式を用いたもの、減算
方式（おもにアナログ処理でＶＣＯ。

ＶＣＦ、ＶＣＡなどを使用したもの。＞′ｆｃ用いたも
のなどが提示されているが、回路規模が大きくなシ実現
化が困難なものとか、方式上の限界があるという問題点
を有していた。

発明の目的 本発明の目的は、簡単な構成で自然楽器音を模擬すると
ともにデータ圧縮が可能な楽音発生装置を提供するもの
である。

発明の構成 本発明の楽音発生装置は、楽音の発音開始から発音終了
時までの複数個の楽音波形のうち少なくとも２つ以上の
楽音波形と上記選択抽出した楽音波形を用いて合成波形
を形成する時に使用する制御データとを記憶するデータ
メモリ部と、発音音階を決定するノートクロック発生部
と、上記ノートクロック発生部の出力信号に基づいて上
記データメモリ部から２つの波形サンプル位置クと制御
データとを読み出すデータ読み出し部と、上記データ読
み出し部で読み出した２つの波形サンプルデータと制御
データを用いて合成波形サンプルデータを求める波形計
算部と、上記波形計算部のディジタル呂力信号をアナロ
グ信号に変換する変換部とを具備し、楽音波形を発生ず
るように構成したものでろり、楽音波形の形状を時間的
に変化させて自然楽器音に近い楽音波形を発生すること
ができるものでるり、さらに波形形状の変化が少ない所
では、くり返し数を大きくすることによりデータ圧縮が
ＯＴ能となる。

実施例の説明 以下本発明の一実施例を図面に基づいて説明する。まず
、本発明の原理について説明する。第１図に離散的に抽
出した楽音１周期の楽音波形を示す。発音開始時からの
時間経過と楽音波形との関係を下記に示す。

楽音波形　　　　　　　　時間経過 Ａ　　　　　　　　　　　　１０ｍ５ Ｂ　　　　　　　　　　　　　２５ｍ５（：　　　　　
　　　　　　　５０ｍ５ｐ　　　　　　　　　　　　８
２０ｍ５７２０ｍ５ 第１図からもわかるように１時間経過と共に楽音波形の
形状が変化している。本発明は、楽音波形の時間的形状
変化という点に着目し、波形の形状に時間変化を施すこ
とにより、自然楽器らしい楽音を発生するものである。

データメモリの記憶内容についての説明第２図に発音開
始時から発音終了時までの楽音波形のエンベロープ包絡
状態の一例を示す。第２図に示したエンベロープ包絡の
発音開始時から発音終了時までを■分割（１＝ｏ、１．
・・・ｌｉｔ・・−１■−１）する。そして、各分割点
から選択抽出した楽音波形１周期をそれぞれＮ分割する
。第８図に選択抽出した楽音波形の一例を示す。抽出し
た１個の楽音波形１周期をＮ分割して得たＮ徊の波形サ
ンプル値すなわち、Ｎ×１個の波形サンプル値と、楽音
を発生する時に使用する制御データｃ本発明では、波形
内挿を行なうｔこめの制御データを考えている）とをデ
ータメモリに記憶しておく。

波形内挿方法についての説明 波形内挿方法としては、■分割して選Ｎｍ出り。

たサンプル波位置ｉからｉ＋１（ｉ＝０．１，２．・・
・。

■−１）の間を楽音波形１周期がＭ回くり返して推移す
るものとし、波形サンプルｆ（Ｘｉ、ｎ）とｆ　（Ｘ　
ｉ　＋４、ｎ）との間に存在する仮想サンプル値ｆＡ（
Ｘ　Ｈ、ｍ、　ｎ）を補間演算を用い仮想的に仮想サン
プル点の波形サンプル値を算出して近似値を求めようと
するものである。補間式を下式に示す。

ｆ”　、ｍ、ｎ）　＝　（ｆ　（Ｘｉ＋１．　ｎ）−ｆ
’（Ｘ４．　ｎ月Ｘ　片＋　ｆｃＸ４　ｎ）　　　　　
　・・明・・曲・−・・・　（υｉは、■分割して抽出
したサンプル位置で、波形ナンバである。（ｉ＝ｏ、１
，２．・・・、■−１） ｍは、波形ナンバｉからｉ＋１　の間をＭ回繰り返し推
移している途中の位置を表わすものである。（ｍ＝０　
、１　ｔ　ｌ”−、Ｍ−１）ｎは、楽音波形１周期をＮ
分割したサンプル位置で波形サンプルナンドである。

（ｎ　＝　０　、１　ｔ　２　ｒ　・・・ｅ　Ｎ　−１
）第４図（ａ）に（１）式を用いた補間例を示す。図か
らもわかるように、波形のつなぎ目で不連続が発生して
いる。この不連続点のレベル差が大きい場合は、不用な
ノイズ成分として聴感上問題となる場合がある。そこで
、本実施例では、（１）式に補正項を加えて第４図（ｂ
）に示すように不連続点の発生を防止している。（２）
式に補正項を加えた補間式を示す。

ｆ（Ｘｊ、ｍ、ｎ）＝　（ｆ（Ｘｉ＋ｚ、ｎ　）−ｆ（
Ｘｉ、ｎ）エンベロープの付加方法についての説明楽音
の種類として、オルガン型エンベローフトビアノ型エン
ベロープが委る。第５図にオルガン型とピアノ型のエン
ベロープを付加した一例を示す。図中（ａ）はオルガン
型、（ｂ）はピアノ型である。

この説明では、前述までと違いデータメモリに記憶して
いる波形は１発音終了時までの波形ではなく楽音の定常
部あるいは波形の形状が安定した所までを持ち、以後の
波形発生はデータメモリに記憶している最後の波形をく
り返し使用するものとする。

オルガン型の説明 第５図中Ａ点でキー信号がオン状態となると、データメ
モリの波形°データを用い波形内挿を行なって楽音を合
成する。そして、Ｂ点まで時間が進むと最終波形データ
となり、以後最終波形がくり返し発生する。その後、６
点でキー信号がオフ状態になると、エンベロープ信号は
減衰特性となり。

出力波形は減衰することになる。

ピアノ型の説明 第５図中Ａ点でキー信号がオン状態となると。

データメモリの波形データを用い波形内挿を行なって楽
音を合成する。そして、Ｂ点まで進むと最終波形データ
となり、以後最終波形データをくり返し使用するととも
に、エンベロープ信号が減衰特性状態となり、出力波形
は減衰特性に対応して減衰していく。

音程の発生方法についての説明 音階の決定については、１２音階に相当するクロック信
号を発生する。オクターブ関係については、データメモ
リに・記憶している楽音波形１周期のサンプル数をかえ
ることによりオクターブ関係の音程を発生している。

ＣＯ音を５１２サンプルとすると、音階クロック信号は
、　　８２．７０８Ｈｚｘ５１２サンプル＝１６．７４
１０（ｚ　　となる。

第１表に音階クロック周波数を、第２表に波形サンプル
数とオクターブ関係ζこついて示す。

次に本発明の一実施例について内面を参照しながら説明
する。第６図は本発明の楽音発生装置を採用した電子楽
器のブロック図である。（６０１）は鍵盤部（ＫＢ）、
　　（６０２）は音色タブレットスイッチやビブラート
効果のオンオフスイッチやグライド効果のオンオフスイ
ッチなどにより構成される操作部（ＴＡＢ）　、　（６
０ｇ）は中央処理装置（ＣＰＵ）で、コンピュータなど
に用いられているものと同様のもの、（６０４）は読み
書き可能な記憶装置（ランダムアクセスメモリで糠と呼
ぶ）　、　（６０５）はＣＰＵ　（６０８）の動作を決
定するプログラムが格納された読ｈ　出し専用記憶装置
〔リードオンリーメモリでＲＯＭと呼ぶ）、（６０６）
は楽音の合成を行なうための波形サンプルデータや波形
内挿を行なうための制御データなどを記憶しているＲＯ
Ｍである。（６０７）はＲＯＭ　（６０６）に記憶して
いる波形サンプルデータや制御データを用いて楽音を発
生する楽音発生部。

（６０８）はサンプリングノイズを除去するフィルタ、
（６０９）は電気音響変換器である。

鍵盤部（６０１）　、操作部（６０２）　、　ＣＰＵ　
（６Ｑ８）、ＲＡＭ（６０４）、ＲＯＭ　（６０５）、
（６０６）、楽音発生ｍ　（６０７）はデータバス、ア
ドレスバスおよびコントロール線で結合されている。こ
のようにデータバスとアドレスバスとコントロール線と
で結合する方法そのものは、ミニコンピユータやマイク
ロコンピュータを中心とした構成方法として公知のもの
である。データバスとしては８〜１６本位用いられ、こ
第゛１　表 ｆＭｃＫｆｆｉ８．０００９６ＭＨｚ 第　　２　　表 のバス線上をデータが一方向でなく多方向に時分割的に
送受信される。アドレスバスも複数本たとえば１６本用
意され、通常はＣＰＵ’（６０８）がアドレスコードを
出力し、他の部分がアドレスコードを受は取る。コント
ロール線は通常メモリ・リクエスト線（ＭＲＥＯ）、　
　Ｌ勺すクエスト線（ホ）、リード線作罫〕、ライト線
（鼎）などが用いられる。

躍軟はメモリを読み書きすることを示し、　ｌ０ＲＱは
入出力装置（Ｉｌｏ）の内容を取り出しすることを示し
１面はメモリやＩｌｏからデータを読み出すタイミング
を示し、−願はメモリやＩｌｏにデータを書き込むタイ
ミングを示す。このようなコントロール線を用いたもの
としては、ザイログ社のマイクロプロセッサＺ８０があ
げられる。

次に第６図の電子楽器の動作について述べる。

鍵盤部（６０１）は、複数の鍵スィッチを複数の群に分
けて、群内の鍵スィッチのオン／オフ状態を一括してデ
ータバスに送ることができるように構成される。たとえ
ば６１′ｍの鍵盤の場合、６鍵（半オクターブ）ずつの
１０群と１＠の１群の１１群に分け、各群にアドレスコ
ードを１つずつ割りつける。アドレスラインに上記各群
のうちの１つを示すアドレスコードが到来し、信号ｌ０
ＲＱと信号ＲＤが印加されると、鍵盤部（６０１）はそ
のアドレスコードを解読して、対応する群内のキースイ
ッチのオン／オフを示す６ビツトまたは１ビツトのデー
タをデータバスに出力する。これらは、デコーダ、バス
ドライバおよび若干のゲート回路を用いて構成すること
ができる。操作部（６０２）のうち、タブレットスイッ
チについては、鍵盤部（６０１）と同様の構成をとるこ
とができる。

ＣＰＵ　（６０８）はその内部にあるプログラムカウン
タのコードに対応するＲＯＭ　（６０５）のアドレスか
ら命令コードを読み取り、これを解読して算術演算、論
理演算、データの読み込みと書き込み、プログラムカウ
ンタの内容の変更による命令のジャンプなどの作業°を
行なう。これらの作業の手順はＲＯＭ（６０５）に書き
込まれている。まずＣＰＵ　（６０８）はＲＯＭ　（６
０５）より鍵盤部（６０１）のデータを取り込むための
命令を読み取り、鍵盤部（６０１）の合鍵のオン／オフ
を示すコードを各群ごとに取り込んで行く。そして、押
鍵されている鍵コードを、楽音発生部（６０７）の有限
のチャネルに割り当て鍵コードに対応する楽音発生デー
タを送出する。

次にＣＰＵ　（６０８）は操作部（６０２）よりデータ
を取り込むための一群の命令を順次ＲＯＭ　（６０５）
から読み取り、これらを解読して操、件部（６０２）に
対応するアドレスコードとコントロール信号ｌ０ＲＱと
ＲＤを出力し、データバスに操作部（６０２）のスイッ
チの状態を表現するコードを出力させ、ＣＰＵ　（６０
８）　内に読み込む。ＣＰＵ（６０８）−内に読み込ん
だデータに基づいて、音色の選択や所定の効果制御デー
タの生成を行ない、　ＲＯＭ　（６０６）に音色選択デ
ータ、楽音発生部（６０７）に効果制御データを送出す
る。なお、押鍵されているＸコードを楽音発生部（６０
７）　’の有限のチャネルに割り当ててゆく方法そのも
のは、ジェネレータアサイナ機能として公知のものであ
る。

楽音発生部（６０７）ではＣＰＵ　（６０８）から供給
された楽音発生データに基づいて、楽′音合成データＲ
ＯＭ　（６０６）から所定の波形サンプルデータや制御
データを取り込み波形内挿処理を行なって楽音波形を発
生し、フィルタ（６０８）　’に介して電気音響変換器
（６０９）から楽音を発生させる。なお、楽音発生部（
６０７）の内部処理としては前述に説明したとおりであ
る。

第７図にＣＰＵ　（６（１３）から楽音発生部（６０７
）にデータを供給する場合のタイムチャートを示す。ア
ドレスバスにＩ１０ポートアドレスを、データバスに楽
音発生データや効果制御データなどをそれぞれ供給する
。そして、コントロール信号１０ＲＱと■が論理ロウレ
ベル（以下′０′と略す）から論理ハイレベルｃ以下′
１′と略す）へ変化するタイミングで、Ｉ１０ボートア
ドレスで指定されているチャネルにデータバスの内容を
ラッチする。

次に、楽音発生部（ｆ＋０７）に供給される各錘のデー
タについての説明を行なう。

第３表にＩ１０ポートアドレスと各捕データの内容を示
す。Ｉ１０ポートアドレスは１６進表示となっている。

Ｉ１０ポートアドレス（００）１ｓから（０７ｈａに対
応するデータは、楽音発生データで８チャネル分すなわ
ち、８音分の発生が可能となっている。

Ｉ１０ポートアドレス（０８）１６はサスティンデータ
で、第５図で説明したエンベロープ信号の減衰特性を指
定するものである。Ｉ１０ボートアドレス（０９）１６
はエンベロープ特性がピアノ型の時に有効となるダンパ
データで、サスティンデータと同様エンベロープ信号の
減衰特性を指定するものである。

Ｉ１０ポートアドレス（ＯＡ）１６はビートデータで、
２楽音発生時の周波数のずれを指定するものである。

Ｉ１０ポートアドレス（ＯＢ）１６は効果制御データで
。

ビブラートオン／オフ信号やグライドオン／オフ信号な
どで構成している。

第４表に楽音発生データの構成内容を示す。ビット位置
ＤＱからＤ３は音階周波数を指定するノートクロック指
定データである。ビット位置Ｄ４〜Ｄ６は発生音域を指
定する波形サンプル数指定データである。ビット位置Ｄ
７は鍵スィッチのオン／オフ操作に伴なうキーオン／オ
フ信号で、オフ時は′″０′、オン時は′１′となる。

第　　３　　表 第５表に波形サンプル数指定データ５Ｄｏ−８Ｄ２のコ
ード内容とそのコードで指定される波形１周期のサンプ
ル数を示す。波形サンプル数指定データＳＤは（ｏｏｏ
）２から（１１１）ｚまでの８種類の波形サンプル数が
指定できるようになっており、本実施例では、５１２サ
ンプルから４サンプルまでを指定している。

第６表にノートクロック指定データＮＤＱ　〜ＮＤ３で
表わされるコードの内容と、そのコードで指定される指
定音階の関係を示す。

第７表に効果制御データの構成内容を示す。ビット位置
り。はビブラートオン／オフ信号ＶＩＢで。

操作’Ａ（６０２）内、のビブラートオン／オフスイッ
チがオフの時′″０′、オンの時′″１′となる。

ビット位置Ｄ０はディレィビブラートオン／オフ信号Ｄ
ＶＩＢで、ディレィビブラート効果制御信号でるり、操
作部（６０２）内のディレィビブラートオン／オフスイ
ッチがオフの時１０′、オンのｌｌ’ｌ’となる。

ビット位置Ｄ２はグライドオン／オフ信号ＧＬで。

第　　４　　表 第５表 第６表 操作部（６０２）内のグライドスイッチがオフの時″０
′、オンの時％ｌＩとなる。

ビット位置Ｄ３はオルガン型／ピアノ型指定信号ＯＰＳ
で、エンベロープ特性を指定するものであり。

オルガン型の時′０′、ピアノ型の時’　１　’となる
。

ビット位ＨＤ４はダンパオン／オフ信号ＤＭＰでエンベ
ロープ特性がピアノ型の時のみ有効となるもので、ダン
パオフの時′θ′、オン（７）Ｂ％’ｌ’となる。

ビット位：ｆＱ　Ｄ　５はジェネレータアサイナ動作モ
ード信号ＣＡＭで、１鋺で楽音発生チャネルを２チヤネ
ル使用する場合の指定信号であり、ＧＡＭ信号がθ′の
場合、１，１１１チヤネル使用（８音発生）となり、１
１′の場合、ＩＭ２チャネル便用（４音発生）となる。

謡８図は楽音発生部（６０７）の構成図でおる。第８図
において、　（８０１）は主発振器、（８０２）は楽音
発生部（６０７）の動作内容を制御するンーケンサ。

（８０８）はＣＰＵ　（６０３）から供給される各秤の
データをラッチする入力レジスタ部、（８０４）はタイ
マー。

（８０５）は比較レジスタ部、（８０６）は発音すべき
周第７表 波数に対応する周波数データを発生する周波数データプ
ロセッサ（以下ＦＤＰと略す）、（８０７）は前述で説
明した（２）式の波形内挿処理を行なう波形データプロ
セッサ（以下ＷＤＰ　’と略す）、（８０８）は楽音合
成データＲＯＭ　（６０６）から倣形サンプルデータや
制御データなどを読み込むデータ・リード・−プロセッ
サ（以下ＤＲＰと略す）、（８０９）は所定のパルス幅
のパルス信号を生成する読み出しパルス形成部、（８１
０）はＷＤＰ　（８０７）、ＤＲＰ　（８０８）などに
演算処理要求を行なう計算要求フラグ発生部、　（８１
１）はディジタル信号をアナログ信号に変換するディジ
タル／アナログ変換器（以下ＤＡＣと略す）、（８１２
）はｌチャネル当りアナログスイッチ２つとコンデンサ
１つパとで構成されており、アナログ信号を保持するア
ナログバッファメモリ部、（８Ｌｌｌ）は積分器である
。

上記構成において、　（８０４）（８０５）（８０６）
（８１０）　　は発音音階を決定するノートクロック発
生部を構成し、その出力信号に基づいて、データ読み出
し部であるＤＲＰ　Ｃ８０Ｂ）が楽音合成データＲＯＭ
　（６０６）からデータを読み出す。

また、入力レジスタ部（８０ｇ）　、比較レジスタ部（
８０５）　、　ＦＤＰ　（８０６）　、　Ｗｌ）Ｐ　（
８０７）　、　ＤＲＰ　（８０ｇ）、訓算要求フラグ発
生部（８１０）はシーケンサ（８０２）によって処理を
行なう手順が決められている。

ＣＰＰＵ　（’６０　ａ　）から所定のチャネルたとえ
ばチャネル１に楽音発生データが供給されると、シーケ
ンサ（８０８）で決められている所定のタイミングで入
力レジスタ部（８０８）からＦＤＰ　（８０６，）、Ｗ
ＤＰ　（８０７）。

ＤＲＰ　（８０８）に楽音発生データが供給される。そ
うすると、　ＤＲＰ　（８０８）において、楽音合成デ
ータＲＯＭ　（６０６）から波形サンプルデータと制御
データを読み取る。そして、（２）式に示したｆ（Ｘｉ
、ｎ）をデータＷＤ＋とし、ｆ（Ｘｉ＋、、ｎ）をデー
タＷＤＩとしてＷＤＰ　（８０７）に供給する。さらに
読み取った制御データに基づいた（２）式に示し１こ内
挿係数の分子項をデータＭＬＰとしてＷＤＰ　（８０７
）に供給する。まｔこ、最終波形データになると最終波
形データを指示するＷＥＦ信号をＷＤＰ　（８ｏ７）に
供給する。

ＷＤＰ　（８０？）　テは、　ＤＲＰ　（８０８）から
供給されｙ、＝データＷＤＩ　、　Ｗ’ＤＩ　、　ＭＬ
Ｐ　ヲ用い、［２）　式ｃＤ　波形演！　処理を行なっ
てＤＡＣ（８１１）に供給する。そして、ＤＡＣ（８１
１）においてｉ　ＷＤＰ　（８０７）から供給されたデ
ィジタル信号をアナログ信号に変換し、アナログバッフ
ァメモリ部（８１２）にアナログ信号として供給し、チ
ャネル１に対応するコンデンサ電荷が蓄えられる。

一方、　ＦＤＰ　（８０６）では、入力レジスタ部（８
０８）から供給された楽音発生データに基づい１コ周波
数データが生成され、比較レジスタ部（８ｏ５）のチャ
ネル１に対応するレジスタに供給される。そして、比較
レジスタ（８０５）に供給されたデータとタイマー　（
８０４）から供給されている時間データとの比較処理を
行ない、一致が検出できると一致パルスを読み出しパル
ス形成部（８０９）と計算要求フラグ発生部（８１０）
に供給する。

そうすると５読み出しパルス形成部（ｓｏ９）で所定の
パルス幅の読み出し信号が生成され、アナロクハ７７７
　メモＩＪ　部（８１２）に供給される。アナログバッ
ファメモリ部（８１２）内のチャネル１に対応するコン
デンサに蓄えられている電荷は読み出し信号によって積
分器（８１８）に流れ込む。

計算要求フラグ発生部（８１０）では、次波形サンプル
すなわち、仮想サンプル点ｆ”（Ｘ　、　、。＋ｎ＋１
）を求めるための計算要求フラグを発生し保持する。

そして、その後再び処理タイミングがチャネル１となる
と、語算要求フラグが発生しているので前述と同様に波
形内挿処理が行なわれ、アナログバッファメモリ部（８
１２）　内のコンデンサに電荷が蓄えられる。以後、計
算要求フラグに対応して波形内挿処理が行なわれ、楽音
波形を発生することになる。

なお、コンデンサに蓄える電荷は＋　　ｆ”（Ｘｉ＋ｍ
＋ｎ−１）と今回求めた波形サンプル値ｆ（Ｘｉ、ｆｆ
ｌ、ｎ）との差分に相当する。そして、積分器（８１８
）によって今回求めた波形サンプル値ｆ　（ｘｔ、ｍ、
ｎ）　　が復元されることになる。アナログバッファメ
モリ部（８１２）と積分器（８１８）周辺の動作につい
ては、特願昭５７−１２６４１８　［波形読み出し装置
ヨに述べである。

第９図はシーケンサ［８０２）の−具体例のブロック図
である。図中、　（９０１）は２相りロック信号φ１と
信号φ２とを発生する２相りロック発生部、（９０２）
は１チャネル当りの動作シーケンスを決める１１進力ウ
ンタ％（９０Ｂ）は現在演算処理を行なっているチャネ
ルコードを発生するカウンタ、（９０４）は動作手順が
記憶されているＲＯＭ、（９０５）はデコーダである。

第１０図にシーケンサ（８０２）のタイミングチャート
図を示す。

主発振器（、ｓ　ｏ　１　）からマスタクロック（ＭＣ
Ｋ）信号が２相りロック発生部（９０１）に供給される
。２相りロック発生部（９０１）では、第１０図に示す
ような２相クロッ−り信号φ１．φ２を発生する。信号
φ１は１１進カウンタ（９０２）とカウーンタ（９Ｈ）
に供給されている。

１１進カウンタ（９０２）は４ビツト構成となっており
、信号φ１が′″０′から′１′へ変化するタイミング
でカウントアツプ処理が行なわれ、出力信号が（１１１
１）２となり１次にカウントアツプを行なうと（０１０
１）２にセットされる。この結果、１１進カウンタ（９
０２）の出力信号は１１の状態、すなわち（０１０１）
２〜（１１１１）２となる。これを命令ステップ信号と
して使用する。

カウンタ（９０８）は３ビツト構成となっており。

１１カウンタ（９０２）の出力信号が（１１１１）２か
ら（０１０１）２へ変化するたびにカーラントアップ処
理が行なわれる。この結果、カウンタ（９０８）の出力
信号は８の状態、すなわち（０００）２〜（１１１）２
　　となる。これをチャネルコードとして使用する。

ＲＯＭ　（９０４）は１１進カウンタ（９０２）から供
給される命令ステップ信号に基づいた命令コードを読み
出し、デコーダ（９０５）に供給する。デコーダ（９０
５）はＲＯＭ　（９０４）から供給された命令コードを
解読して処理制御信号を各部に供給する。

この結果、１チャネル当りの計算時間は２１７５μｓと
なり、１１の命令ステップで各演算処理を行なうことに
なる。そして、２２μｓごとに計算タイミングが返され
ることになる。

第１１図にアナログバッファメモリ部（８１２）の−具
体例の構成図を示す。図中、　（１１０１）　　は入力
端。

（１１０２）　　は出力端、　　Ｃ１１０Ｂ）　〜（１
１０８）はアナログスイッチ、ｃ１〜ｃ８はコンデンサ
である。

アナログスイッチ（１１０３）（１１０５）（１１０７
）のゲート入力に供給されている信号ＡＷＩ〜ＡＷ８は
ＷＤＰ（８０７）から供給されている。また、アナログ
スイッチ（１１０４）（１１０６）（１１０８）のゲー
ト入力に供給されている信号ＡＲ１〜ＡＲ８は読み出し
パルス形成部（８０９）から供給されている。

ＤＡＣ（８１１）で変換されたアナログ信号は入力端（
１１０１）ニ印加すレアナログスイッチ（１１０８）（
１１０５）（１１０７）に供給される。そして、チャネ
ルｌにＴｊ応するデータであれば、アナログスイッチ（
１１０８）のミオン状態となり、入力端（１１０１）に
印加さレタアナログ信号に相当する電荷がコンデンサｃ
１に蓄えられる。

その後、チャネル１に対応する読み出しパルスＡＲＩが
読み出しパルス発生部（８０９）からアナログスイッチ
（１１０４）のゲート入力に供給されると、コンデンサ
Ｃｓに蓄えられている電荷が出方端（１１０２）ヲ介シ
て積分器（８１８）に供給される。

アナログスイッチ（１１０８）（１１０５）（１：１０
７）はＷＤＰ（８０７）の動作タイミングに同期してい
るので、同時に複数個オン状態にならない。アナログス
イッチ（１１０４）（１１０６）（１１０８）は音階周
波数に同期してオンするようになっているため、複数個
同時にオン状態となりうる。

第１２図は楽音発生部（６０７）の内部動作タイピング
チャートである。第１２図には４チャネル分のタイミン
グを示した。

図中の略記号の説明 ＣＲＦは、各チャネルごとの計算要求信号である。

そして、要求開始時点が比較レジスタ 部（８０５）から供給される一致信号と同期している。

すなわち、音階周波数に 同期することとなり、たとえば、Ｃ音 階であれば５９．７４μｓごとに発生する。

ＣＬＣは、波形演算タイミングを示す。

ＤＡＣは、　ＤＡＣ（８１１）を介してアナログバッフ
ァメモリ（８１２）内のコンデンサに電荷を蓄えるタイ
ミングを示ｆ。

ＯＴＣは、アナログバッファメモリ（ｓｔ２）　Ｐ’Ｅ
のコンデンサに蓄えられている電荷を積分 器（８１８）に供給するタイミングであり。

ＣＲＦと同様に１、音階周波数に同期して発生している
。

チャネル１のタイムチャートについて説明する。

チャネル１に相当する演算タイミングはンーケンサ（８
０２）で発生しているチャネルコードによって決まって
おり１図にも示しであるように、２２μｓごとに演算タ
イミングが発生している。

■・・・信号ＣＲＦＩがチャネルコード１の途中で発生
する。発生しｔこタイミングでは波形内挿処理を行なわ
ない。

■・・・信号ＣＲＦ１が発生すると同時に信号ＯＴＣｌ
が発生し、アナログバッファメモリ（８１２）　内のコ
ンデンサＣＩの電荷が積分器Ｃ８１８）に供給される。

信号ＯＴＣのパルス幅は２μｓ程度である。

■・・・チャネルコードが再び１となると、波形サンプ
ルデータなどの読み込み処理や波形内挿処理や周波数デ
ータの更新処理などを行なう。

■・・・チャネル１の演算処理が終了すると、信号ＤＡ
Ｃｌが発生し、ＤＡＣ（８１１）を介してコンデンサＣ
Ｉに電荷が蓄えられる。

■・・・チャネル１の演算処理が終了すると、信号ＣＲ
Ｆ　ｌをリセットして計算要求を解除する。

■・・・０回述の■と同様に、信号ＣＲＦ　ｌが再び発
生する一タイミングで、前述の■のタイミングでコンデ
ンサＣ１に蓄えられた電荷が積分器（８１Ｂ）　ｌ’ｃ
０１給される。

以後、上述と同様に、信号ＣＲＦが発−生するたびに、
１回の仮想波形サンプル値ｆ（出処理が行なわれ、信号
ＣＲＦの発生タイミング、すなわち音階同期に同期して
波形算出結果が積分器（８１８）に供給される。

演算サイクルと音階周期の関係は、最小音階周期内に同
一チャネルの演算タイミングが２回と演算結果をアナロ
グバッファメモリ部（８１２）円のコンデンサに電荷を
蓄えることが出来ればよ°、）。すなわち、最小音階周
期内に１０チャネル分に相当する演算タイミングを設け
ればよい。

音階周期の発生方法についての説明 第１８図に、　ＦＤＰ　（８０６）から比較レジスタ部
（８０５）に供給する周波数データの推移を示す。タイ
マー（８０４）は１０ビツトの２進カウンタで柊成して
おり、出力状態を１６進表示で表わすと、　　（０００
）＋６から（８ＦＦ）１６　　まで順次カウントアツプ
を行ない、（８ＦＦ）１６から再び（０００）ｌａ　　
となり、　（０００〕１６から（８ＦＦ）１６が主発振
器（８０１）から供給される信号ＭＣＫに基づいて（り
返される。すなわち、タイマー（８０４）のくり返し周
期ＴＲは下式のようになる。

ＴＲ＝　２１０　Ｘ□　　　　　　・・・・・・−・−
・−・川・・　（３）ＭＣＫ ＝　２１０　×−ｍ−は一一一一一一一８．０００９６
ＭＨｚ ”１２７．９８μｓ タイマー（８０４）の出力データ推移状態を第１３図中
のタイマー出力データとして記憶しである。

音階周期の発生方法としては、タイマー（８０４）の出
力信号とＦＤＰ　（８０６）から供給された周波数デー
タとの比較を行ない、一致が検出できれば一致パルスを
比較レジスタ部（８０５）から送出する。その一致パル
スの発生周期が発音すべき音階の音階周期となる。

第１８図に示し１こように、周波数データを更新するこ
とによりノートクロック信号が発生できる。

すなわち、下式に示すような演算処理をＦＤＰ（８０６
）で行なう。

ＮＦＤ＝ＭＯＤ（ＯＦＤ＋ＰＤ、ＴＤｍａｘ　）　　　
　　　　　　−−−−−−−−＝−＜４）ＮＦＤハ、！
ｆｒシい周波数データである。

ＯＦＤは、更新前の周波数データである。

ＰＤは１発生音階によって決まっている音階データであ
る。

ＴＤＩｎａＸはタイマー（，８０４）の出力状態数であ
る。本実施例の場合Ｔｐｍａｘは２１Ｇすなわち１０２
４である。

第８表に１２音階に対応する音階データＰＤを示も第１
４図は、ＦＤＰ　（８０６）の−具体例の構成図である
。第１４図において、　（１４０１）はセント尺度で表
わした音階データ（ＣＰＤとする）を発生するセント音
階データ発生部（以下ＣＰＤ発生発生路す）で。

セント音階データを記憶しているＲＯＭで構成しており
、ノートクロック指定データ（ＮＤ）と波形サンプル数
指定データ（ＳＤ）とオルガン型／ピアノ型指定信号（
ＯＰＳ）に基づいたＣＰＤを選択発生するようになって
い、る。（１４０２）はビートデータを選択するビート
データゲート、（１４０８）はビブラート信号を発生す
るビブラート信号発生部、（１４０４）はグライド（８
号を発生するグライド信号発生部、　（１４０５）はセ
ント尺度で表わされた周波数値を周波数に正比例する周
波数データに変換する指数変換器、　（１４０６）は演
算部、　（１４０７）はラッチ（ＡＬとする）、（１４
０８）はラッチ（ＢＬとする）　、　（１４０９）は加
算器（ＦＡとする）　、　（１４１０）はバッファ、　
（１４１１）はゲートである。

（１４１２Ｘ１４１８Ｘ１４１４）はパスラインで、　
　（１４１２）がＦＡノペス。

（１４１８）がＦＢババス　　（１４１４）がＦＣバス
でおる。

なお、ビートデータＣＢＤ、ビブラートデータＣＶＤ　
、グライドデータＣＧＤもセント尺度で表わしている。

各種データの構造 セントピッチデータ（ＣＰＤ） 第８表 数字表現は１０進数である。

１１ヒツト構成で、上位４ビツトで１２音階平均律を表
わし、下位７ビツトで半音階を１２８等分した各点を表
わしている。

ビートデータ（ＣＢＤ）　、　　ビブラートデータ（Ｃ
ＶＤ）、グライドデータ（ＣＧＤ） 各ビット構成は８ビツトで、２の補数表現を用い、半音
階を１２８等分した分解能を有する。そして、正負のビ
ート成分、ビブラート成分、グライド成分を表わしてい
る。

ビブラート信号発生部（１４０８）の説明第２２図はビ
ブラート信号発生部（１４’０８）　　の−具体例の構
成図を示す。内申、（２２０１）はビブラートデータＣ
ＶＤを記憶ジテオ（ビブラ−）　ＲＯＭ　、　（２２０
２）はビブラートＲＯＭ　（２２θ１）から記憶しであ
るビブラートデータを読み出すためのアドレスデータを
格納するビブラートアドレスレジスタ、　　（２２０８
）はディレィビブラート効果の時に用いるシフタ、　（
２２０４）は信号ＲＤＣＶＤによりシフタ（２２０３）
の出力信号（ビブラート効果りＣＶＤ　）をＦＢババス
供給するゲート、（２２０５）は入力レジスタ部（８０
８）から供給されている信号ＫＤ、信号ＶＩＢ　、信号
ＤＶＩＢとシーケンサ（８０２）から供給されている信
号ＣＨＣに基づいてビブラート信号発生部（１４０８）
の動作条件を設定する条件設定部、　（２２０６）はゲ
ート、　（２２０７）はゲート、　　（２２０８）はＡ
ＮＤゲートである。

レジスタ（２２０２）に格納するアドレスデータは１４
ビツト構成となっており、下位１１ビツトをビブラート
ＲＯＡｉ　（２２０１）のアドレスデータとし、上位８
ビツトをシフタ（２２０８）のシフトデータとしている
。

シフタＣ１２２０Ｂ）はシフトデータに基づいてビブラ
ー）　ＲＯＭ　（２２０１）から供給されているビブラ
ートデータＣＶＤの振幅を制御するものである。シフト
データｖＳＦＤとシ’ニア　タ（２２（Ｇｌｌ）　（７
）出７Ｊ　５’　−夕０３ＦＤト（７）関係は次のとお
りである。

ＶＳＦＤ−（０００）２−Ｏ５ＦＤ＝　（００）１６　
、　ＶＳＦＤ＝　（００１）＋−０５ＦＤ＝　（ＣＶＤ
／６４）　、　ＶＳＦＤ＝　（０１０）２−Ｏ５ＦＤ＝
　（ＣＶＤ／８２）　、　−、ＶＳＦＤ　＝　（１１０
）２−Ｏ５ＦＤ＝　（ＣＶＤ／２）　、　ＶＳＦＤ＝　
（１１１）２・・・０ＳＦＤ＝　（ＣＶＤ）条件設定部
（２２０５）は次のような動作条件設定を行なう。

ビブラートオフ ビブラートオン／オフ信号ＶＩＢが′″０′の場合であ
り、ゲート（２２０６）　　の出力を強制的に常時（Ｏ
Ｏ）１ｓとする。そうすると、シフタ（２２０８）のシ
フトデータは常時（０００）２となる。この結果、シフ
タ（２２０８）の出力データは（００）１６となる。す
なわち、ビブラートデータＣ■が常時（００）１６とな
る。

ビブラートオン ビブラートオン／オフ信号ＶＩＢが４１１１で信号ＤＶ
ＩＢが喝ｏ＃の場合、ビブラートオン状態となる。

レジスタ（２２０２）に格納しているアドレスデータを
ゲート（２２０６）を介してデー）　［２２０７）とシ
フタ（２２０８）に供給する。なお、アドレスデータの
上位８ビツト、すなわちシフトデータを強制的に（１１
１）２とする。そうすると、ゲート（２２０４）の入力
にはビブラートＲＯＭ　（２２０１）の出力（ビブラー
トデータＣＶＤ　）がそのまま供給されることになる。

ディレィビブラート ビブラートオン／オフ信号ＶＩＢとデイレイビブラー斗
オン／オフ信号ＤＶＩＢが′″１′の場合、ディレィビ
ブラート状態となる。８チヤネルのキーオン／オフ信号
ＫＤがすべてオフ状態からいすしか１つのキーオン／オ
フ信号ＫＤがオン状態となると、アドレスデータを（０
００）１６　に設定するように、ゲート（２２０６）を
制御する。そうすると。

シフタ（２２０８）において、ビブラート信号１周期ご
とに、ビブラートデータＣＶＤの振幅制御（０゜ＣＶＤ
／６４　、　ＣＶＤ／３２　、　ＣＶＤ／１６　、　Ｃ
ＶＤ／８　、　ＣＶＤ／４　。

ＣＶＤ／２．　　Ｃ■）が行なわれる。そして、シフト
データが（１１１）２となるとビブラートオン状態と同
様にシフトデータを強制的に（１１１）ｚトする。

レジスタ（２２０２）に格納しているアドレスデータは
、シーケンサ（８０２）から供給されている信号ＲＤＶ
ＡＤによってゲート（２２０７）を介してＦＢババス供
給される。

演算部（１４０６）で加算処理されたアドレスデータは
、信号ＷＲＶＡＤによって信号−２の立上りエッチで、
　ＦＣバスからレジスタ（２２０２）に格納される。

また、信号ＲＤＣＶＤによって、ビブラートＲＯＭ（２
２０１）に格納しであるビブラートオフタＣ■がシフタ
Ｃ２２０Ｂ）　、ゲート（２２０４）を介してＦＢババ
ス供給される、。

グライド信号発生部（１４０４）の説明クライト信号発
生部（１４０４）も、ビブラート信号発生部（１４０８
）と同様にグライドデータを記憶しておくグライドＲＯ
Ｍと、そのグライドＲＯＭから所定のグライドデータを
読み出すためのグライドアドレスレジスタと１発生制御
を行なう制御器とから構成している。

動作モードとしては、グライドオフとグライドオンの２
種類がある。

グライドオフ 信号ＧＬが′″０＃の場合グライドオフ状態となる。

グライドデータＣＧＤは常時（００）１ａとなる。

グライドオン 信号ＧＬが′″１′の場合グライドオン状態となる。

通常よく知られているグライド効果と同様なものである
。すなわち、８チヤネルのキーオン／オフ信号ＫＤがす
べてオフ状態からいずれか１チヤネルのキーオン／オフ
信号回がオンになるとグライドＲＯＭからグライドデー
タＣＧＤが読み出される。そして、所定な時間が経過す
ると再びグライドデータＣＧＤは（００）１６となる。

指数変換器（１４０５）の説明 指数変換器（１４０５）は、セント尺度のデータを周波
数に正比例する周波数データＥＤに変換する変換データ
を記憶した変換ＲＯＭを内蔵している。

本実施例では、セント尺度上の周波数データＣＦＤの上
位４ビツト（ビット位甜７〜１０）をアドレスデータと
するＥＸＰ・ＲＯＭと、ピッ１〜位８２０〜１０の１１
ビツトをアドレスデータとする圧ＸＰ　−ＲＯＭ　　ト
を用意している。

そして、演算部（１４０６）で加算処理されたセント尺
度上の周波数データＣＦＤを信号ＷＲＥＸＰによって格
納するレジスタと、そのレジスタに格納されているデー
タをアドレスデータとする上述したＥＸＰ・ＲＯＭ、、
八ＥＸＰ−ＲＯＭ　　と、イ言号ＲＤＥＸＰ　、　ＲＤ
、へＥＸＰ　　によってＥＸＰ−ＲＯＭ　、△ＥＸＰ、
町ＲＯＭに格納しているデータをそれぞれＦＡババス　
ＦＢババス供給するゲートから構成されている。

ＥＸＰ　−ＲＯＭは１００セント間隔の周波数データ１
６語を記憶しており、　圧ＸＰ　−ＲＯＭは１００セン
ト内を２７すなわち１２８分割して０．７８セント間隔
に炒応する１５ｘ１２８＝ｉ９２０点の差分周波数デー
タを記のしている。

第１５図はＥＤＰ　（８０６）のデータ処理手順を示す
処理流れ図であり、下記に示す演算処理を行なって旧周
波数データＯＦＤから新周波数データＮＦＤを算出し、
比較レジスタ部（８０５）に供給している。

（Ｉ）　、　ｃｐｓ　＝　ＣＰＤ＋ＣＶＤ■、　ＣＰＤ
＝　ＣＰＤ＋ＣＧＤ ■、ＣＰＤ　＝　ＣＰＤ＋ＣＢＤ ■、　ＰＤ　＝　ＥＸＰ（ＣＰＤ）＋バＸＰ（ＣＰＤ　
）■、ＮＥＤ　＝　ＯＦＤ＋ＰＤ 次に第１４図の動作について説明を行なう。ＦＤＰ（８
０６）はシーケンサ（８０２）から送られてくる処理命
令信号によって演算処理を行なっている。

演ＪＮＧ理シーケンスの流れを第９表に示す。第９表に
示す命令ステップを順次実行することにより、第１５図
で説明した処理が実現され新周波数データＮＦＤを算出
することになる。

第９表に記憶している記号の説明は次の通りでらるＯ ＡＬは、　ＦＡババス供給されたデータを信号φ２の立
下リエッヂでラッチするもの。

ＢＬは、　ＦＢパスに供給されたデータを信号φ２の立
下リエッヂでラッチするもの。

ＣＲＡＬは、ラッチＡＬを信号φ２の′１′でクリヤす
る命令。

ＡＤＤｌは、　ＦＡ　（１４０９）のキャリー人力に１
′を加える命令。

ＴＣＡは、　ＦＡ　（１４０９）で演算処理した結果を
ＦＡノくスに供給する命令。

ＲＤＣＰＤは、ＣＰＤ発生部（１４０１）で発生するセ
ントピッチデータＣＰＤをＦＡババス供給する命令。

ＲＤＣＢＤは、ビートデータゲート（１４０２）のゲー
トを開いて１’−ＢバスにビートデータＣＢＤを供給す
る命令。

ＲＤＣＶＤは、ビブラート信号発生部（１４０８）で発
生するビブラートデータＣＶＤをＦＢババス供給する命
令。

ＲＤＣＧＤは、グライド信号発生部（１４０４）で発生
するグライドデータＣＧＤをＦＢババス供給する命令。

ＲＤＥＸＰは、指数変換器（１４０５）内で変換し１こ
ＥＸＰ（ＣＰＤ）をＦＡババス供給する命令。

ＲＤ証ｘｐは、指数変換器（１４０５）内で変換した△
ＥＸＰ（ＣＰＤ）をＦＢババス供給する命令。

ＲＤＦＤは５比較レジスタ部（８０５）から旧周波数デ
ータＯＦＤを読み出してＦＢババス供給する命令。

ＲＤＶＡＤは、ビブラート信号発生部（１４０Ｂ）内に
あるビブラートカウンタの内容ｅＦＢバ スに供給する命令。

ＲＤＣＡＤは、グライド信号発生部（１４０４）内にあ
るグライドカウンタの内容をＦＢババス 供給する命令。

ＷＲＶＡＤは、　ＦＡ　（１４０９）で演算しｔこ結果
を６ブラ一ト信号発生部（１４０８）円のビブラートカ
ウンタに信号φ２の立上りエッチで 書き込む命令。

ＷＲＧＡＤは、　ＦＡ　（１４０９）で演算した結果を
グライド信号発生部（１４０４）内のグライドカウンタ
に信号φ２の立上りエッチで書き 込む命令。

ＷＲＥＸＰは、　ＦＡ　（１４０９）で演算しｔこ結果
を指数変換部（１４０５）に信号φ２の立上りエッチで
書き込む命令。

ＷＲＦＤ　は、　ＦＡ　（１４０９）で演算しｔこ結果
を比較レジスタ部（８（１５）に信号φ２の立上り工゛
ンヂで書き込む命令。

なお、第９図に示したシーケンサ（８０２）内の１１進
カウンタ（９０２）で発生している１１の状態ｉｔ、第
９表に示した命令ステップ１〜１１に対応して０る。

（ｉ号ＧＡＭ（ジェネレータアサイナ動作モード信号）
による動作内容の説明 信号ＧＡＭ　＝１０′の場合、１ｆ４１チャネノシ動作
となる。この場合、ビートデータＣＨＤは強制的（００
）６の状態となる。すなわち、ビート効果を付加しない
。

信号ＧＡＭ　＝　’　１　’の場合、ｌ鍵２チャネルア
サイン動作となる。この場合、ｌチャネルと５チヤネル
、２チヤネルと６チヤネル、３チヤネルと７チヤネル、
４チヤネルと８チヤネルを同一楽音データとする。そし
て％１チャネル〜４チャネルに使用するビートデータＣ
ＢＤを強制的に（００）！６とし。

５チヤネル〜８チヤネルに使用するビートデータＣＢＤ
をＣＰＵ　（６０３）から供給されｔこビートデータを
用いることにより、ビート効果を発生することができる
。

以上のように、〜複数の比較器を用い、比較データを演
算処理して求めるようにしているので、高速動作の分局
器を複数個（チャネル数分）並列に設ける必要がなく１
回路規模が小さくできる。

さらに、信号ＣＡＭを用いて、チャネル１〜４はビート
データＣＢＤ　−（００）１６とし、チャネル５〜８の
ビートデータＣＢＤをＣＰＵ　（６０Ｂ）から供給され
たビートデータを用い、チャネル１とチャネル５゜チャ
ネル２とチャネル６、チャネル３とチャネル７、チャネ
ル４とチャネル８を同一楽音発生データとすることによ
り複雑な周辺回路を付加することなく、ビート効果を容
易に実現できる。

さらに、グライド信号発生部（１４０４）内のグライド
アドレスカウンタをチャネル分用意するだけでチャネル
独立のグライド効果を付加することができる。

第１６図は比較レジスタ部（８０５）の−具体例を示す
構成図である。図中、　（１６０１Ｘ１６０２）（１６
０３）は・周波数データレジスタＦＤＲ１〜ＦＤＲ８で
、８チヤネル分用意している。（１６０４Ｘ１６０５Ｘ
１６０６）はゲートＧＴＩ〜ＧＴ８で１％８チヤネル分
用意している。（１６ｏ７）（１６０８）（１６ｏ９）
は比較器、　（１６１０Ｘ１６１１）はデコーダ、　（
１６１２）はアンドゲートである。

タイマー（８０４）の出力信号ＴＭＱ〜ＴＭ９は比較器
（１６０７）〜（１６０９）に共通に供給されている。

そして。

ＨＤＰ　（８０６）で算出された新周波数データＮＥＤ
はレジスタＦＤＲＩＮＦＤＲｇの入力にＦＣバスからそ
れぞれ供給され、信号ＷＲＦＤと信号ＣＬＲＦ　（計算
要求フラグ信号）がともに１′の場合、所定のレジスタ
ＦＤＲに新周波数データＩＯ″Ｄが書き込まれる。すな
わち。

計算要求が発生している時だけデータを書き込むことと
なる。

また、ＦＤＰ　（８０６）で旧周波数データＯＦＤが必
要になると、信号ＲＤＦＤがデコーダ（１６１０）に供
給され。

Ｇｒ１〜ＧＴ８の所定のゲートを開き、旧周波数データ
ＯＦＤをＦＢババス供給する。

第１５図で説明した。データー処理手段における新しい
周波数データＮＦＤがＷＲＩ〜ＷＲ８に従ってレジスタ
ＦＤＲｌ〜ＦＤＲ３のいずれかに書き込まれ、その後、
　ＲＤ１〜ＲＤＢに従ってゲートＧＴｌ〜ＧＴｇを経て
読み出されるときは、新周波数データＭΦが旧周波数デ
ータＯＦＤとして、　ＦＢババス供給されることになる
。

一万、比較器（１６０７）〜（１６０９）では、タイマ
ー（８０４）からの信号ＴＭＱ　−ＴＭ９とレジスタＦ
ＤＲ１〜ＦＤＲ８に記憶されている周波数データＦＤと
の比較を行ない、一致が検出できたら、一致信号ＮＣＩ
〜ＮＣ８として出力する。

第１７図は計算要求フラグ発生部（８１０）の−具体例
を示す構成図でおる。図中、　　（１７０１）〜（１７
１０）はＮＡＮＤ　ゲート、（１７１１）はデコーダ、
（１７１２）〜（１７１９）はＲＳフリップフロップ（
Ｒ５ＦＦ　）、（１７２０）はセレクタ、（１７２１）
はＤ型フリップフロップ〔ＤＦＦ）である。

比較レジスタ部（８０５）から供給される一致信号ＮＣ
Ｉ〜ＮＣｇをＮＡＮＤゲート（１７０１）〜（１ｍ８）
でそれぞれ主発振器（８０１）から供給されている信号
ＭＣＫとの論理演算を行ない、その結果をＲ８ＦＦ　Ｃ
１７１２）〜（１７１９）の各人力Ｓに供給する。一致
信号が１′（比較器で一致を検出）となると、　Ｒ５Ｆ
Ｆの入力Ｓに１０＃が供給されて出力Ｑは１′となり、
第１２図で説明した計算要求信号ＣＲＦが′１１′とな
る。

セレクタ（１７２０）で演算タイミングに対応する信号
ＣＲＦを選択し、ＤＦＦ　（１７２１）の入力りに供給
する。

そして、シーケンサ（８０２）から供給さ、れている制
御データの中の信号ＷＲＣＬＦが１１′となると、信号
φ２の立下りエッヂでＤＦＦ　（１７２１）にセレクタ
（１７２０）で選択した計算要求信号ＣＲＦをラッチさ
せ、計算要求フラグ信号ＣＬＲＦとして出力される。計
算要求が発生していればフラグ信号ＣＬＲＦは１１′、
そうでなければフラグ信号ＣＬＲＦは′θ′となる。

信号ＷＲＣＬＦの発生するタイミングは、命令ステップ
１で発生する。すなわち、演算処理の先頭で削算要求の
有無を判定すること−になる。

その後、命令ステップ１１のタイミングになると、シー
ケンサ（８０２）から供給される制御データの中の１つ
で、あるリセット（クリヤ）信号ＣＲＣＬＦが供給され
る。そうすると、フラグ信号ＣＬＲＦが１′の場合、　
ＮＡＮＤゲー）デー１７０９）の出力信号は０′となり
。

チャネルコードＣＨＣでデコーダ（１７１１）によって
選択されたＲ５ＦＦ　（１７１２）〜（１７１８）の所
定の入力Ｒに０′を供給し、　Ｒ３ＦＦをリセット（出
力Ｑ＝”０′）する。

この動作は、第１２図で説明した計算要求信号ＣＲＦを
リセットするタイミング■に対応している。

データ・リード・プロセ゛ンサＤＲＰ　（８０８）の詳
細な説明 まず、楽音合成データＲＯＭ　（６０６）　（以後デー
タ・バンク（ＤＢＫ）と称する）のデータフォーマット
について説明する。

第１８図はｆｆ１ＢＫ　（６０６）のデータ構成図であ
る。アドレス（００００）ｚｓから１２８語の領域に、
以後に続く合成データの先頭位置を示す先頭アドレスを
格納している。合成データは制御データと波形データと
で構成されている。制御データは波形間のくり返し回数
指定データと最終波形フラグデータとで構成されている
。

くり返し数回数指定データについて説明する。

Ｍｍ＋ｎ 本実施例では、（２）式に示した内挿係数□の算Ｎ 出を簡略化する方法として以下のようにしている。

（υ　（２）式ではＭｍ＋ｎ項の増分値が１であったが
内挿係数の分子の増分値をαとする。

（３）　　ＭＮα項を２１６と固定化する。

この結果、内挿係数は、　　（Ｎｍ＋ｎ、）α／２１６
となり。

１／２１’項は右シフト操作を行なうだけでよく、駅項
を求める必要がなくなり、内挿係数の算出が容易になる
。第１０表にくり返し指定データ、増分値α、波形１周
期のサンプル数と、くり返し回数の関係を示す。

なお、くり返し数指定データがＣＦ）１６であれば、最
終波形を示す最終波形フラグ（信号ＷＥＦ）として用い
ている。

ＤＢＫ　（６０６）の制御データ領域は波形枚数に関係
なく１２８語として固定化している。また、制御データ
１語は１６ヒツト構成であり、次のように、４ビツトづ
つの４グループにくり返し指定データを分けている。

ビット位１直０〜３・・・Ｃ，Ｃ，Ｄ音ビット位置４〜
７・・・Ｄ、Ｅ、Ｆ音 ビット位置８〜１１・・・Ｆ　、　Ｇ　、　Ｇ＃音ビッ
ト位愼１２〜１５・・・Ａ、Ａ、Ｂ音このようにする事
により、音階によって制御データを異なるように設定で
き、ｌオクターブ内向−波形データを使用しても楽音の
立上り時間や波形形状の変化時間を一定にすることが可
能となる。

波形データは１語１６ビツト攬成のＰ’ＣＭデータであ
る。

第１９図はＤＲＰ　（８０８）の−具体例を示す構成図
でｎ開明５９−１３６７９２　（’１５）ある。図中、
（１９０１）は楽音合成データＲＯＭ　（ＤＢＫ）（’
６０６）から所定の合成データを読み出すアドレスデー
タを格納するＤＢＫアドレスレジスタ、（１９０２）は
楽音合成データＲＯＭ　（ＤＢＫ）　（６０６）から合
成データをＤＲＰ　（８０ｇ）の内部に取り込むＤＢＫ
入カノマ゛ノファ、　（１９０Ｂ）はＩ）ＢＫ　（６０
６）に格納している先頭アドレスヲ読み取るためのアド
レスデータを出力スル参照先頭アドレスゲート、（１９
０４）はｆ（Ｘｉ、ｎ）　？ζ相当する波形サンプルに
値を格納する波形データメモリｌ　、　（１９０５）は
ｆ（Ｘｉ＋ｔ　、　ｎ）に相当する波形サンプル値を格
納する波形データメモリ亘、（１９０６）は内挿係数の
分子に相当する（Ｎ’ｍ＋ｎ）σを格納する係数データ
メモリ、　　（１９０？）は先頭アドレスレジスタ、　
　（１９０８）は内挿係数の（Ｎｍ＋ｎ）α項の増分値
αを生成する増分生成部、（１９０９）は波形１周期内
のサンプルナンバｎを格納する波形サンプルナンバくメ
モリ、（１９１０）は波形ナンバｉを格納する波形ナン
バメモリ、（１９１１）はオフセットデータゲート、（
１９１２）は累積レジスタ（ＡＣＣ）、（１９１８）は
フルアゲ−、ラッチ、やキャリフラグレジスタなどで構
成している演算部、　Ｃ１９１４）は演算部（１９ｉ８
）内のラッチ社にデータを供給するＤＡババス　　（１
９１５）は演算部（１９１３）内のラッチＢＬにデータ
を供給するＤＢババス（１９１６）は演算部（１９１３
）で行なう演算結果を各レジスタに供給するＤＣバス、
（１９１７）はＤＤＫ入カバカバッファ９０２）の出力
を波形データメモリＪ　（１９０４）などに供給するＤ
ＢＫバスである。

次に各部の構成について説明する。波形データメモリＩ
　（１９０４）　、波形データメモリｉ　（１９０５）
は、それぞれ１’）ＢＫ　［６０６）から読み取つ１こ
波形データをシーケンサ（８０２）から供給されている
制圓データの中の信号ＷＲＷＤＩ　、　ＷＲＷＤＩＩに
よって一時格納してお（レジスタＲ（ＷＤり　、　Ｒ（
ＷＤＩ）と、８チャネル分の波形データを記憶する１６
ビツト×８語のメモリＭ　（ＷＤＩ）　、　Ｍ　（ＷＤ
ｎ）　テｉ成すレテイル。虚常、メモリは読み出し状態
となっており、シーケンサ（８０２）から供給されてい
るチャネルコードＣＨＣに基づいたチャネルの波形デー
タＷＤＩ％ＷＤＩＩをＷＤＰ（８０？）に供給している
。　　゛ そして、シーケンス（８０２）からの制御データの中の
信号ＷＲＲＡＭによって、メモリは書き込み状態となり
、レジスタＲ（Ｗ’ＤＩ）、Ｒ（ＷＤＩ）に格納してい
る波形データをチャネルコードＣＨＣｌこ基づも）たメ
モリの所定のアドレスに書き込む。

係数データメモリ（１９０６）は、演算部（１９１；（
）の演算結果をシーケンサ（８０２）から供給されて０
る制御データの中の信号ＷＲＭＤによって一時格納して
おくレジスタＲ（ΔＤ）と、８チャネル分の係数データ
を記憶する１６ビツト×８語のメモリＭ（ＭＤ）と、メ
モリＭ（ｋ［））の出力データを信号ＲＤＭＤ　　Ｋよ
ってＤＢパスに供給するケートで構成している。通常、
メモリは読み出し状態となっており、シーケンサ（８０
２′）から供給されているチャネルコードＣＨＣｌこ基
づいたアドレスの係数データ（Ｍ（ＭＩ）））を、上述
のゲートとＷＤＰ　（，８０７）に供給してｔ）る。

そして、信号ＷＲＲＡＭによって、メモリは書き込み状
態となり、レジスタＲ（ＭＤ）に格納して０る新係数デ
ータをチャネルコードＣ１（Ｃに基づｔ）ｔこメモリの
所定のアドレスに書き込む。

先頭アドレスレジスタ（１９０７）は、　ＤＢＫ　（６
０６ンカ）ら読み取った先頭番地をシーケンサ（８０２
）からの制御データの中〔以下同じ）の信号ＴＤＡによ
ってＤＡハスに供給するゲート１と、信号ＷＲＴＡＤに
よって読み取った先頭番地を一時格納するレジスタＲ（
Ｔ、ＡＤ）と、信号ＲＤＴＡＤによってレジ、スタＲ（
ＴＡＤ）に格納している先頭番地をＤＢパスに供給する
ゲート２から構成している。

増分生成部（１９０８）は％ＤＢＫ　（６０６）から読
み取った制御データを信号ＷＲＲＥＰによって一時格納
するレジスタＲ（ＲＥＰ）と、入力レジスタ部（８０８
）から供給されているノートクロック指定データＮＤに
基づいてレジスタＲ（ＲＥＰ）に格納している制御デー
タから所定のくり返し指定データを選択する選択器と、
選択器で選択したくり返し数指定データを第１Ｏ表に示
した増分値αに変換する変換器と、最終波形フラグを検
出して最終波形フラグＷＥＦ　ｃｌ　’）を出力する検
出器と、信号ＲＤＲＥＰによって変換器の出力データ（
増分値α）をＤＡババス供給するゲートとで構成してい
る。

波形サンプルナンバメ、モリ（１９０９）は、演算部Ｃ
１９１Ｂ）の演算結果（新波形サンプルナンｚ＜１１）
を信号ＷＲＷＳＮによって一時格納しておくレジスタＲ
（ＷＳＮ　）と、８チャネル分の波形サンプルナンノ＜
ｎを記憶する１６ビツト×８語のメモリＭ　（ＷＳＮ）
と。

メモリＭ　（ＷＳＮ）の出力データを信号ＲＤＷＳＮに
よってＤＢババス供給するゲートとで構成している。通
常、メモリＭ　（ＷＳＮ）は読み出し状態となっており
。

シーケンサ（８０２）から供給されているチャネルコ−
ｔ’　ＣＨＣに基づいたチャネルの波形サンプルナンバ
ｎを上述のゲートに供給している。

そして、信号ＷＲＲＡＭによってメモリＭ　（ＷＳＮ）
は書き込み状態となり、レジスタＲ（ＷＳＮ）に格納し
ている新波形サンプルナンバｎをチャネルコードに基づ
いたメモリの所定のアドレスに書き込む。

波形ナンバメモリ（１９１０）は、演算部（１９１８）
の演算結果（新波形ナンバｉ）を信号ＷＲＶＩＩＮＤに
よって一時ｇ納しておくレジスタＲ（ＷＮＤ）と、８チ
ャネル分の波形ナンバｉを記憶する１６ビツト×８語の
メモリＭ　（ＷＮＤ）と、メモリＭ　（ＷＮＤ）の出力
データ（波形ナンバ）を入力レジスタ部（８０Ｂ）から
供給されている波形サンプル数指定データＳＤに基づい
てシフト処理（ｉＸサンプル数）を行ない、波形ナンバ
アドレスＷＮＡ　を出力するシフタ部と、信号ＲＤＷＮ
Ｄによってメモリの出力データをＤＢババス供給するゲ
ート１と、信号ＲＤＷＮＡによってシフタ部の出力デー
タをＤＢババス供給するゲート２と、波形サンプル数指
定データＳＤに対応するサンプル数データを発生するサ
ンプル数発生器と、信号ＲＤＮＷＳ　によってサンプル
数発生器の出力データｔＤＢバスに供給するゲート３で
構成している。

八 通常メモリＭ　（ＷＮＤ）は読み出し状態となっており
、シーケンサ（８０２）から供給されているチャネルコ
ードＣＨＣに基づいたチャネルの波形ナンバｉを上述の
ゲート１とシフタ部に供給している。

そして、信号ＷＲＲＡＭによって、メモリＭ　（ＷＮＤ
）は書き込み状態となり、レジスタＲ（ＷＮＤ）に格納
している新波形ナンバｉをチャネルコードに基づいたメ
モリの所定のアドレスに書き込む。

累積レジスタＣＡＣＣ）　Ｃ１９１２）は、演算部（１
９１８）の演算結果を信号ＷＲＡＣＣによって一時格納
しておくレジスタＲ（ＡＣＣ）と、信号ＲＤＡＣＣによ
ってレジスタＲ（ＡＣＣ）に格納しているデータｅＤＡ
バスに供給するゲートとで構成している。

第２８図は演算部（１９１８）の−具体例を示す構成図
である。（２８０１）は信号φ２の立下りエッヂでＤＡ
ババス内谷を記憶するラッチ肚であり、信号ＤＣＲＡＬ
でクリヤされる。Ｃ２８０２）は信号φ２の立下りエッ
ヂでＤＢハスの内谷を記憶するラッチＢＬ　１（２８０
８）はキャリ入力（ＣＩ）とキャリ出力（ＣＯ）とを有
する１６ビツト加算器（ＦＡ）、（’１２０４）はＦＡ
　（２８０８）のキャリ出力信号を信号ＷＲＭＤによっ
て格納するキャリフラグレジスタ、　（２８０５）は信
号ＴＣＡによってＦＡ　（２８０ｇ）の出力データをＤ
Ａババス供給するゲート、（２３０６）はＦＡ（２３０
８）の出力データをＤＣバスに供給するゲート、（２８
０７）はＤＣバスにデータ（００００）ＩＱを供給する
ゲート、（２８０８）は入力レジスタ部（８０８）から
供給されているキーオン／オフ信号ＫＤと信号ＲＤＦＬ
Ｇとチャネルコード−ＣＨＣとを入力とし、チャネルご
とに独立にキー信号がオフ状態からオン状態に変化する
タイミングを検出して検出信号を出力するオン／オフ検
出部、（２８０９）〜（２８１８）はＮ山ゲート、（２
３１４）（２８１５Ｘ２８１６）はＯＲゲートでおる。

増分生成部（１９０８）から供給されている最終波形フ
ラグ信号ＷＥＦと信号ＲＤＮｗＳとがともに１１′の場
合、ＡＮＤゲート（２８０９）の出力信号は′″１′と
なり、ラッチＢＬ　（ｉｓｏ２）をリセットする。信号
ＷＥＦと信号ＷＲＭＤがともに′１′の場合、凧ゲート
（２３１２）の出力信号は１１′となり、　ＤＣバスに
はゲート（２８０７）からのデータ（００００ｈａが供
給される。

オフセットデータ、デー）　（１９１１）で発゛生ずる
オフセットデータはｌＯ進数で２５６でるり、制御デー
タの格納領域に相当する。

ＤＲＰ　（８０８）もＦＤＰ　（８０６）と同様ニ、　
ン’ｒ　ンサ（８０２）から供給される制御信号に基づ
いて下達する演算処理を行なう。

■　ＤＢＫに格納してめる先頭アドレスＴＡＤを読み取
る。

入力レジスタ部（８０８）から供給されている楽音発生
データ（ＮＤ　、　ＳＤ）　ｌｚ　シー）ｙ　ンｆ　（
８０２）　カら供給されている信号ＲＤＲＴＡによって
ＤＣバスに供給する。そしてＤＣバス上の信号ＮＤ　、
　ＳＤを信号Ｗｌ＜ＤＢＫによってＤＢＫアドレスレジ
スタ（１９０１）に格納し、　ＤＢＫ　（６０６）に供
給する。

ＤＢＫ　（６０６）から読み出した先頭アドレスデータ
ＴＡＤを信号ＷＲＴＡＤによって先頭アドレスレジスタ
（１９０７）のレジスタＲ（ＴＡＤ）に格納する。

■　（り返し数指定データの読み込み処理。

読み込んだ先頭アドレスデータＴＡＩ）と波形ナンバメ
モリ（１９１０）に格納している波形ナンバｉとの加算
処理（ＴＡＤ＋ｉ）を演算部（１９１８）で行ない、加
算結果をＤＢＫアドレスレジスタ（１９０１）に格納し
、ＤＢＫ　（６０６）からくり返し数指定データを読み
取り、増分生成部（１９０８）のレジスタＲ（ＲＥＰ）
に格納する。

■　波形サンプルｆ（Ｘｉ、ｎ）の読み取り処現先頭ア
ドレスレジスタ（１９０７）に格納した先頭アドレスデ
ータＴＡＤとオフセットデータ（２５６）１０との加算
処理（ｗＡＤｌ　＝ＴＡＤ　＋　２５６　）を演算部（
１９１ｇ）で行ない、加算結果ｆｉＩ：ＡＣＣ（１９１
２）のＲ（ＡＣＣ）に格納する。ＡＣＣ（１９１２）に
格納したアドレスデータＷＡＤＩと波形サンプルナンバ
メ、モリ（１９１０）に格納している波形サンプルナン
バｎとの加算処理（ＷＡＤｌ　＝ＷＡＤ１　＋　ｎ　）
を演算部（１９１８）　テ行７．（イ加算結果をＡＣＣ
（１９１２）に格納する。そして、　ＡＣＣ（１９１２
）に格納しであるアドレスデータｗＡＤ１／と波形ナン
バｉを波形サンプル数指定データＳＤに基づいてシフト
処理したデータ（ｉＸサンプル数；　ｉ−Ｑ　、　１　
。

２、−、　Ｉ−１）との加算処理（ＷＡＤ１’＝　ＷＡ
Ｄ１’＋ＨＸサンプル数）を演算部（１９１１）で行な
い。

加算結果をＡＣＣ（１９１２）とＤＢＫアドレスレジス
タ（１９０１）に格納し、　ＤＢＫ　（６０６）からｆ
（Ｘｉ、ｎ）に相当する波形サンプルデータを読み取す
波形）　モ’Ｊ　Ｉ　（１９０４）　　内（Ｄ　Ｉ／　
シス９　Ｒ（ＷＤＩ）　ニ格納する。

■　波形サンプルｆ　（Ｘ＋＋＋＋　ｎ）の読み取り処
理。

ＡＣＣ（１９１２）　ｆｉ：格納したアト１／スデータ
ｗＡＤ１′と波形サンプル数指定データＳＤで指定して
いる波形サンプル数Ｎ％ＶＳ　（波形ナンバメモリ（１
９１０）　内テ発ｔｊ＝　）　トノ加に処Ｂｌ　（ＷＡ
Ｄ２　＝ＷＡＤ１’　＋　ＮＷＳ　）を演算部（１９１
３）で行ない加算結果をＤＢＫアドレスレジスタ（１９
０１）に格納し、ＤＢＫ　（６０６）からｆ（Ｘｉ＋１
−ｎ）に相当する波形サンプルデータを読み取り波形メ
モリｌ　（１９０５）内のレジスタＲ（ＷＤＩ）に格納
する。

■　波形サンプルナンバｎの更新処理 波形サンプルナンバｎとシーケン゛す（８０２）から供
給される信号ＤＡＤＤ　Ｌとの加算処理（ｎ　＝　ｎ＋
１）を演算部（１９１Ｂ）で行ない、波形サンプルナン
バメモリ（１９０９）内の波形ナンバレジスタＲ（ＷＳ
Ｎ）に格納する。

■　内挿係数（Ｎｍ＋ｎ　）αの更新処理。

係数データメモリ（１９０６）に格納している内挿係数
〔ｃＮｍ＋ｎ）α〕と増分生成部（１９０８）で発生し
ている増分値αとの加算処理を演算部（１９１８）で行
ない、加算結果を係数データメモリ（１９０６）内にあ
る係数データレジスタＲ（ＭＤ）に格納すると共に、加
算結果がオーバフォローシタ場合演算部（１９１８）内
にめるキャリーフラグレジスタＣＦを′″１′にセット
する。

■　波形ナンバｉの更新処理 波形ナンバメモリ（１９１０）に格納している波形ナン
バｉと上述■で説明したギヤリーフラグレジスタＣＦの
内容との加算処理（ｉ−ｉ＋ｃＦ）を演算部（１９１３
）で行ない、波形ナンバメモリ（１９１０）内にある波
形ナンバレジスタＲ（ＷＮＤ）に格納する。

■　レジスタＲ（ＷＮＤ）　、Ｒ（ＷＳＤ）　、　Ｒ（
ＭＤ）、Ｒ（ＷＤＩ）、Ｒ（ＷＤｌｌ）に格納した各砧
データをチャネルコードＣＨＣで指定されたそれぞれの
メモリ領域へのデータ転送処理。

命令ス与ツカ１のタイミングで、シーケンサ（８０２）
から供給される信号ＷＲＲＡＭに基づい正データ転送処
理が行なわれる。なお、計算要求フラグ信号ＣＬＲＦが
′θ′の場合には転送処理を行なわないようにしている
。なぜならば、新しい波形サンプルの算出を行なわない
ためである。

第１１表にＤＲＰ　（８０ｇ）の演算シーケンスを示す
。

第１１表に示す命令ステップを順次実行することにより
、上述■〜■で説明しｔこ処理が実現される。

なお、妃４表で説明したキーオン／オフ信号肋が０′か
ら′１１′に変化した最初の処理はイニシャル処理とし
て上述のような条件設定を行なう。

イニシャル処理を指示する信号〔ゞ１’）は、第２８図
に示した演算部（１９１８）内のオン／オフ検出部（２
８０８）で発生する。

■　波形サンプルナンバｎ＝（０）ｔ。設定。

第１１表に示した命令ステップ７のタイミングで信号Ｗ
ＲＷＳＮが演算部（１９１Ｂ）に供給される。そうする
と、ＡＮＤケート（２８１０）の出力信号は１１′とな
り、ケート（２３０６Ｘ２３０７ンの制御入力に′″１
′が供給される。この結果、ＤＣバスには（００００）
１６が供給され、波形サンプルナンバメ宅り（１９０９
）　内のレジスタＲ（ＷＳＮ）　ｉζ（００００ｈ＝を
格納する。

■　波形ナンバｉ　＝　（０）１ｏ設定。

第１１表に示した命令ステップ１０のタイミングで。

信号ＷＲＷＮＤが演算部（１９１８）に供給される。そ
うすると、　ＡＮＤゲーデー　（２８１１）の出力信号
は５１′となり、ケー、）　（２３０６Ｘ２８０？）の
制御入力に１１′が供給される。この結果、　ＤＣバス
には（ｏｉ、ｏ　ｏ　）□６が供給され、波形ナンバメ
モリ（１９１０）内のレジスタＲ（ＷＮＤ）に（０００
０）１ａを格納する。

上述の■、■の処理によって、キーオン／オフ信号ＫＤ
がオフからオンに夏化するた２びに、波形ナンバｉと波
形サンプルナンバｎとが初期設定される。

また、ＤＢＫ　（６０６）から読み込んだくり返し指定
データが（Ｆｈｓすなわち、最終波形フラグＷＥＦなら
ば、上述のような条件設定を行なう。

■　内挿係数の分子項（Ｎｍ＋ｎ　）α＝　ＣＯ）１ｏ
設定。

第１１表に示した命令ステップ９のタイミングで信号Ｗ
ＲＭＤが演算部（１９１８）円のＡＮＤゲート（２３１
２）に供給される。そうすると、ＡＮＤゲート（２８１
２）の出力信号は′１′となり、ゲートｔ２８０６）Ｃ
２８０７）の制御入力に′１′供給される。この結果、
ＤＣバスには（ＯＯＯＯｈｓが供給され、係数レジスタ
メモリ（１９０６）内のレジスタＲ（ＭＤ）に（０００
０）１ｇを格納する。

■　波形サンプル数ＮＷＳ　＝　（０）１ｏ設定。

第１１表に示した命令ステップ７のタイミングで信号Ｒ
ＤＮＷＳが演゛算部（１９１８）内（７）　ＡＮＤゲー
デー（２８０９）に供給される。そうすると、ＡＮＤゲ
ート（２８０９）の出力１言号は１１′となり、ラッチ
ＢＬ　（２８０２）の格納状態をクリヤＣ００ＯＯｈｓ
する。この結果、波形サンプル巨Ｘｒ　＋　１＋　ｎ　
）を読み込むためのＤＢＫ（６０６）のアドレスデータ
は波形サンプルｆｃＸｉ、ｎ）を読み込んだアドレスデ
ータと等しくなる。

上述■、■の設定によって、最終波形データとなると、
実質的に波形内挿処理を行なわず、最終波形データ・ヲ
＜り返し使用することになる。

第１１表に示しｔコ信号についての説明上述する信号は
シーケンサ（８０２）から供給される。

ＲＤＯ５Ｄは、オフセットデータ（２５６）をＤＡババ
ス供給する。

ＲＤＡＣＣは、ＡＣＣ（１９１２）内のレジスタＲ（Ａ
ＣＣ）に格納しているデータをＤＡババス供給するＡム 叩″Ｏ０ Ｒ，ＤＲＥＰは、増分生成部（１９０８）内で生成され
た増分値αをＤＡババス供給する命令。

ＲＤＷＳＮは、波形サンプルナンバメモリ（１９０９）
　内の、メモリＭ　（ＷＳＮ）から読み出されている波
形サンプルナンバｎをＤＢババス供給する命令・ ＲｍＮＤは、波形ナンバメモリ（１９１Ｑ）内のメモリ
Ｍ（ＷＮＤ　）から読み出されている波形ナンバｉをＤ
Ｂババス供給する命令。

ＲＤＷＮＡ　ハ、波形ナンバメモリ（１９１０）内にあ
るシフタ部で発生している波形ナンバアドレ ス（ＷＮＡ）をＤＢババス供給する命令。

ＲＤＴＡＤは、先頭アドレスレジスタ（１９０？）内の
レジスタＲ（ＴＡＤ）に格納している先頭番地をＤＢバ
バス供給する命令。

ＲＤＮＷＳは、波形ナンバメモリ（１９１０）ＦＡ３の
サンプル数発生器で発生しているサンプル数を ＤＢババス供給する命令。

ＲＤＭＤは、係数データメモリ（１９０６）内のメモリ
Ｍ（ＭＤ）から睨み出されている係数データをＤＢババ
ス供給する命令。

ＲＤＲＴＡは、入力レジスタ部（８０８）から供給され
ている楽音発生データ（ＮＤ、ＳＤ）をＤＣバスに供給
する命令。

ＷＲＤＢＫは、　ＤＣバス上のデータをＤＢＫアドレス
レジスタ（１９０１）　ＰジのレジスタＲ（ＤＢＫ）に
格納する命令。

ＷＲＡＣＣは、　ＤＣバス上のデータをＡＣＣ（１９１
２）内のレジスタＲ（ＡＣＣ）に格納する命令。

ＷＲＷＳＮは、　ＤＣバス上のデータを波形サンプルナ
ンバメモリ（１９０９）内のレジスタＲ（ＷＳＮ）に格
納する命令。

ＷＲＭＤは、　ＤＣバス上のデータを係数データメモリ
（１９０６）内のレジスタＲ（ＭＤ）に格納する命令。

ＷＲＷＮＤ　ハ、　ＤＣハス上のデータを波形ナンバメ
モリ（１９１０）内のレジスタＲ（ＷＮＤ）に格納する
命令。

ＴＤＡは、先頭アドレスレジスタ（１９０７）にＤＢＫ
から読み込んだ先頭番地をＤＡババス供給する命令。

ＴＣＡは、　ＤＣバス上のデータｔＤＡバスに供給する
命令。

ＤＣＲＡＬは、演算部（１９１Ｂ）内のラッチＡＬ　（
２３０１）をクリヤする命令。

ＤＡＤＤ　ｌは、演算部（１９１８）内のＦＡ　Ｃ２８
０Ｂ）にキャリ入力信号（＋１）を供給する命令。

ＲＤＦＬＧは、演算部（１９１８）円のオン／オフ検出
部（２３０８）に新キーオン／オフ信号ＫＤを取り込む
命令。

ＷＲＲＡｌｉは、波形データメモリｌ　（１９０４）内
のレジスタＲ（ＷＤＩ）　、波形データメモリｌ　（１
９０５）内のレジスタＲ（ＷＤＩ［）　、係数データメ
モリ（１９０６）内のレジスタＲ（ＭＤ）　、波形サン
プルナンバメモリ（１９０９）　内のレジスタＲ（ＷＳ
Ｎ）　、ぴ形ナンバメモリ（１９１０）Ｐ」のレジスタ
Ｒ（Ｗ１’ＪＤ）に格納しているデータを、それぞれの
メモリＭ（ＷＤＩ）。

Ｎ１　（ＷＤＩ）　、　ＭｉｉＤ）、Ｍ　（ＷＳＮ）　
、　Ｍ（ＷＮＤ）に書き込む命令。

以上のように、データメモリ（ＤＢＫ）に合成データ（
波形データ、制御データ）の先頭番地を格納することに
より、回路構成を複雑化することなく、データメモリ内
のデータ内容操作だけで異なる波形データの選択ができ
、異なる楽音を容易に発生することができる。

さらに、複数組の制御データ（くり返し数指定データ）
を用意し１合成する場合には、所定の制御データを選択
して使用するようにしているため、音階によって制御デ
ータを異なるように設定することができ、１オクターブ
内同−波形データを使用しても、楽音の立上り時間や、
波形形状の変化時間を一定にすることができる。

さらに、同一データベース上に波形データ・制御データ
と先頭番地とを格納し、時分割的に各種データを読み取
るようにしているので、データメモリ（ＤＢＫ）の回路
構成が簡略化できるとともに、データメモリとＤＲＰ　
（８０Ｂ）とのインターフェース処理が簡略化できる。

波形データプロセッサＷＤＰ　（８０７）の詳細な説明
第２０図はＷＤＰ　（８０７）の演算処理の流れ図であ
る。

ＷＤＰ　（８０７）の演算処理として、４種類の演算が
める。

■波形内挿演算を行なって仮想波形サンプル値ｆ　（Ｘ
ｉ　、ｍ、ｎ　）を求める。

■仮想波形サンプル値ｆ　（Ｘｉ、ｍ、ｎ）　とエンベ
ロープデータＥＤとの乗算を行ない、エンベロープ付加
波形サンプル値ｆ　（Ｘ　ｒ　ｔ　ｍ、　ｎ　、ｑ　＋
　ｒ　）を求める。

■曲回求めたエンベロープ付加波形サンプル値旧ｆへ（
Ｘｉ　、ｍ、ｎ、ｑ、ｒ　）と今回求めたエンベワープ
付加波形サンプル値新ｆ”（Ｘｉ、口〕、ｎ、ｑ、ｒ）
との差分演算を行なって差分波形サンプル値Ｄｆ（Ｘｉ
、ｍ、ｎ、ｑ、ｒ）を求める。

■エンベロープデータＥＤの更新を行なう。

次ニ、エンベロープデータＥＤトエンヘローフ付加方法
について説明する。

エンベロープデータＥＤは２０ビ”ットで構成されてい
る。上位４ビツトをＥＤＵ　ｆＱ）、　　下位１６ビツ
トをＥＤＬ　（Ｒ）とする。

エンベロープデータＥＤの更新方法は、新ＥＤ＝旧ＥＤ
＋△ＥＤ　　と云う演算処理を行なって求める。増分エ
ンベロープデータΔＥＤは、ＣＰＵ　（６０Ｂ）から入
力レジスタ部（８０８）に供給されたサスティンデータ
ＤＳＵＳ　６るいは、ダンパーデータＤＤＭＰを使用す
る。サスティンデータ、ダンパージー夕の選択は、オル
ガン型エンベロープ、ピアノ型エンベロープおよびキー
オン／オフ信号に基づいて使い分けを行なう。

エンベロープ付加波形サンプル値を求めるＫＷ式を下式
に示す。

ｆ（Ｘｉ、ｒｎ、ｎ）・・・・・・・・・・・（５ンｑ
＝０．１，２．・・・、Ｑ−１（Ｑ＝２４）ｒ＝ｏ、　
ｌ、２．・−・、Ｒ−１ＣＲ＝２１６）エンベロープデ
ータＥＤを単調増加すなわち、新ＥＤ＝旧ＥＤ＋△ＥＤ
　　（一定）とし、（５）式を実行する仁とにより、指
数特性の減衰（立下り）エンベロープが付加できる。ま
た、単調減少、すなわち新ＥＤ＝旧ＥＤ−ΔＥＤ（一定
）とすることにより、指数特性の立上り（アタック）エ
ンベロープを付加スることができる。このような処理を
行なうことで。

指数特性のエンベロープを発生ぜずに、演算だけで求め
られ、エンベロープデータＥＤの生成が簡単な構成で実
現できる。

第２１図はＷＤＰ　（８０７）の−具体例を示す構成図
である。図中（２１０１）は波形データゲート■、（２
１０２）は波形データゲートｌ　、　、（２１０８）は
エンベロープデータＥＤの増分値を発生するエンベロー
プ増分発生部（址り発生部）、（２１０４）は用波形サ
ンプル値ｆ　（Ｘｉ、ｍ、ｎ、ｑ、、　ｒ　）　を記憶
している用波形データメモリ部、（２１０５）はエンベ
ロープデータＥＤを記憶しておくエンベロープデータメ
モリ部（ＥＤメモリ部）（２１０６）は乗算部、（２１
０７）はぐ５２式に示した１／２ｑ　　あるいは１／２
Ｑ”　の演算を行なうシフタ部、　　（２１０８）はフ
ルアダー、ラッチやキャリーフラグレジスタなどで構成
している演算部、（２１０９）は差分波形サンプル値Ｄ
ｆ”（ＸｉｌｍＩｎＩＱｌｆ）を格納するアウトプット
バッファレジスタ（ＯＢＲ）　、　　（２１１０）はア
ナログノマツファメモリ部（８１２）内のアナログスイ
ッチ（ｎｏ８）〜（１１０７）　　（コンデンサＣ１〜
Ｃ８に電荷を蓄えるためのスイッチ）（第１１図）のオ
ン／オフを制御する書き込みパルス発生部、　（２１１
１）は演算部（２１０８）内のラッチＡＬにデータを供
給するＷＡババス　　（２ｉ１２）は演算部（２１０８
）内のラッチＢＬにデータを供給するＷＢババス　（２
１１８）は演算部（２１０８）で行なった演算処理結果
を各レジスタに供給するＷＣバスである。

次に各部の構成内容について説明する。△ＥＤ発生部（
２１０８）は増分データ△ＥＤとしてサスティンデータ
ＤＳＵＳとダンパーデータＤ　Ｄｈｉ　Ｐのどちらか一
方を選択する選択器と入力レジスタ部（８０Ｂ）から供
給されているキーオン／オフ信号ＫＤ、オルガン型／ヒ
アノ型指定信号ＯＰＳとダンパーオン／オフ信号ＤＭＰ
から選択信号を生成する制御器と、信号ＫＤ、信号ＯＰ
Ｓ　、信号ＤＭＰとＤＲＰ　（８０８）内の増分生成部
（１９０Ｂ）から供給されている最終波形フラグ信号Ｗ
ＥＦから仮想キーオン／オフ信号を生成し仮想キー信号
ＥＡＤＧを出力する仮想キー信号発生器とから構成して
いる。第１２表に増分データ△ＥＤの選択内容と仮想キ
ー信号ＥＡＤＧ　’の発生状態を示す。

第７表に示した信号ＯＰＳが１０′、すなわちオルガン
型指定の場合、仮想キー信号ＥＡＤＧは、′キーオン／
オフ信号肋のオン（′″ｌ′）、オフ（’０’）状態と
等しくなる。

信号ＯＰＳが１′、すなわちピアノ型指定の場合、仮想
キー信号ＥＡＤＧは下達の状態となる。

■信号ＷＥＦが１０′の場合 ＜ａ）信号ＤＭＰ　（第７表に示したダンパオン／オフ
信号）が０′の場合、仮想キー信号ＥＡＤＧは５オン′
状態となる。

（ｂ、）信号ＤＭＰが１′の場合、仮想キー信号ＥＡＤ
Ｇは、キーオン／オフ信号Ωのオン、オフ状態と等しく
なる。

■信号ＷＥＦが′″１′の場合 信号ＤＭＰ　、キーオン／オフ信号ＫＤの状態に関係な
く、仮想キー信号ＥＡＤＧ　　はオフ状態となる。

仮想キー信号ＥＡ−ＤＧの働きの説明 信号ＷＥＦが１′となり最終波形データをくり返し用い
て、持続音の楽音を発生する場合、オルガン型指定であ
れば、オルガン型の楽音特性と等しくなり問題は発生し
ない。

ピアノ型指定となると、楽音特性は減衰特性とする必要
があり、信号ＷＥＦ　＝１１′となり、最終波形データ
をくり返し用いて持続音を発生しても。

仮想キー信号ＥＡＤＧをオフ状態として、減衰エンベロ
ープ特性を付加して強制的に楽音特性を減衰特性とする
。

用波形データメモリ部（２１０４）は、演算部（２１０
８）の演算結果をシーケンサ（８０２）から供給されて
いる信号ＷＲＯＷＤによって一時格納してお（レジスタ
Ｒ（ＯＷＤ）と、８チャネル分のエンベロープ付加Ｍ形
サンプル値ｆ　（Ｘｉ、ｍ、ｎ、ｑ、ｒ）を記憶する１
６ビツト×８語ツメモリＭ（ｏｗＤ）ト、メモリＭ（ｏ
ｗＤ）ノ出力データを信号ＲＤＯＷＤによってＷＢババ
ス供ｔ＝するゲートとで構成している。通常メモリＭ　
’（ＯＷＤ）は読み出し状態となっており、シーケンサ
（８’０２　）から供給されているチャネルコードＣＨ
Ｃに基づいたアドレスのエンベロープ付加波形サンプル
値ヲ上述のゲートに供給している。そして、信号ＷＲＲ
ＡＭによってメモリＭ　（ＯＷＤ）は書き込み状態とな
り、レジスタＲ（ＯＷＤ）に格納して、いるデータがメ
モリＭ　（ＯＷＤ）に書き込まれる。

ＥＤメモリ部（２１０４）は、演算部（２１０８）　（
７）演算結果第１２表 を４％　号ＷＲＥＤＬ％ＷＲＥＤＵによってそれぞれ−
、時格納するレジスタＲ（ＥＤＬ）、Ｒ（ＥＤＵ）と、
８チャネル分のエンベロープデータＥＤを記憶するメモ
リＭ（ＥＤＬ）　、　Ｍ　（ＥＤＵ）と、メモリＭ、（
ＥＤＬ）の出力データを信号ＲＤＥＤＬによってＷＢバ
バス供給するゲートＬと、メモリＭ　（ＥＤＵ）の出力
データを信号ＲＤＥＤＵによってＷＢババス供給するゲ
ートＵとで構成している。メモリＭ　（ＥＤＬ）は１６
ビツト×８語、メモリＭ　（ＥＤＵ）は４ビット×８語
である。通常メモリＭ（ＥＤＬ）　、　Ｍ　（ＥＤＵ）
は読み出し状態となっており。

チャネルコードＣＨＣに基づいたアドレスのエンベロー
プデータＥＤが読み出され、上述のゲートＬ、ゲートＵ
にそれぞれ供給される。また、信号ＥＤＵは乗算部（２
１０６）に、信号ＥＤＬはシフタ部（２１０７）に供給
されている。

そして、信号ＷＲＲＡＭによってメモリＭ　（ＥＤＬ）
、Ｍ　（ＥＤＵ）は書き込み状態となり、レジスタＲ（
ＥＤＬ）。

Ｒ（ＥＤＵ）に格納しているデータがメモリＭ（ＥＤＬ
）。

Ｍ　（ＥＤＵ）に書き込まれる。

乗算部（２１０６）は、波形データを信号ＷＲ１＆ＩＬ
Ｐによって一時格納するレジスタＲ（ＭＬＰｌ、）と、
信号５ＥＬＷＥ　＝　’　ｏ　＃の時Ｉ）ＲＰ　Ｃ８０
８）から供給されている係数データＭＬＰを一時格納し
、信号５ＥＬＷＥ＝”１’　　。

の時ＥＤメモリ部（２１０５）から供給されているエン
ベロープデータＥＤＬを一時格納するレジスタＲ（Ｍｎ
Ｆ２）と、レジスタＲ（ＭＬＰｌ）に格納しているデー
タを被乗数（２の補数表現）とレジスタＲ（ＭｎＦ２）
に格納しているデータを乗数（絶対値表現）とすル１６
ビツト×１６ビツト＝３２ビットの乗算器と、信号ＲＤ
ＭＬＰによって乗算器の乗算結果上位１６ビツトをＷＢ
ババス供給するゲートとで構成している。

シフタ部（２１０７）は、灰界部（２１０８）の演算結
果を信号ＷＲ５Ｆ′ｒによって一時格納するレジスタＲ
（ＳＦＴ）と、レジスタＲ（ＳＦＴ）に格納したデータ
をＥＤメモリ部（２１０５）から供給されているエンベ
ロープデータＥＤＵに基づいてシフトＮ作 シフタの出力データを信号ＷＲ８ＦＡによって一時格納
するレジスタＲ（ＳＦＡ）と、信号ＲＤＳＦＡによって
レジスタＲ（ＳＦＡ）に格納したデータをＷＡババス供
給するゲートＡと、信号ＲＤＳＦＨによってシフタのデ
ータを直接ＷＢババス供給するゲートＢとで構成してい
る。

第２４図は演算部（２１０８）の−具体例を示す構成図
である。（２４０１）はＷＡババス上データを信号ＩＮ
”Ｖによって反転する反転ゲート、　（２４０２）は反
転ゲート、　　（２４０１）の出力データを信号φ２の
立下りエッヂで一時格納するラッチＡＬで、信号ＷＣＲ
ＡＬによって格納状態が（００００）ｌａになる、すな
わちリセットされる。

（２４０８）はＷＢババス上データを信号φ２の立下り
エッヂで一時格納するラッチＢＬ、（２４０４）はキャ
リ入力、キャリ出力を有する１６ビツト加算器（ＦＡ）
、（２４０５）はＦＡ　（２４０４）のキャリ出力を信
号ＷＲＥＤＬによって記憶し、信号ＲＤＥＤＬによって
リセットするキャリフラグレジスタＥＣＦ　、　　（２
４０６）はＡＮＤゲート、（２４０７）はＯＲゲート、
（２４０８）は信号ＷＴＣＡによってＦＡ　（２４０４
）の出力データをＷＡババス供給するデー・）　Ａ　、
　（２４０９）／ はＷＣバスにデータ（ＦＦＦＦ　）１６１ｅ供給するゲ
ートＢ、（２４１０）はＷＣバスにＷＢババス上データ
を供給するゲートＣ１（２４１１）はＦＡ　（２４０４
）の出力データをＷＣバスに供給するゲートＤ、（２４
１２）はデータ（００００）、ａをＷＣバスに供給する
ゲートＥ　、　（２４１８）は信号ＴＢＣ。

信号ＷＲＥＤＵ　、信号ＷＲＥＤＬ　、信号ＥＡＤＧお
よびＦＡ（２４０４）の出力信号ｃビット位置４）に基
づいてゲートＢ　（２４０９）〜ゲートＥ　Ｃ２４１２
）のいずれか１つを選択するゲート選択器である。

ゲート選択器（２４１３）で選択するゲートについて説
明スる。シーケンサ（８０２）から供給されている信号
ＴＢＣによってゲートＣ（２４１０）が選択され、　Ｗ
ＣバスにはＷＢババス上データが供給される。

△ＥＤ発生部（２１０８）から供給されている仮想キー
　　　　。

信号ＥＡＤＧがオン状態であると、信号ＷＲＥＤＬ　６
るいは信号ＷＲＥＤＵによってゲートＥ　（２４１２）
が選択され、ＷＣバス上にはデータ（０００’０）１ｓ
が供給される。

すなわち、エンベロープデータＥＤＵ　、　ＥＤＬがと
もに（００００ｈ６と設定することになる。この結果、
エンベロープ付加波形サンプル値ｆ　（Ｘｉ、ｍ、ｎ、
ｑ、ｒ）＝　ｆ　（Ｘｉ、ｍ、ｎ）　　となる。

また、　ＦＡ　（２４０４）の出力信号ｃビット位置４
）が′１′でかつ信号ＷＲＥＤＵが供給されるとデー１
−Ｂ（２４０９ンが選択されＷＣバスにデータ（ＦＦＦ
Ｆ）１ｇが供給される。すなわち、エンベロープデータ
ＥＤＵを常時（Ｆｈｓと設定することになる。

上述以外の状態では、ゲートＤ　Ｃ２４１１）が選択さ
れ、　ＦＡ　（２４０４）の出力データがＷＣバスに供
給される。

なお、同波形データメモリ部（２１０５）　、　ＥＤメ
モリ部（２１０６）に供給されている信号ＷＲＲＡＮは
、ＤＲＰ（８０８）で説明した信号ＷＲＲＡＭと同一の
ものである。

ＷＤＰ　（８０７）もＤＲＰ　（８０８）　、　ＥＤＰ
　（８０６）と同様にンーケンサ（８０２）から供給さ
れる制御信号に基づいて上述する演算処理を行ない、上
述した■〜■の処理内容を実現するようになっている。

■仮想波形サンプル値ｆ（Ｘｉ、ｍ、ｎ）を求める。

信号ＲＤＷＤＩ　、　ＲＤＷＤＩ［（命令ステップ２　
Ｅ：　対応）によってＤＲＰ　（８０８）から供給され
ている波形サンプル値ｆ（Ｘｉ、ｎ）とｆ（刈＋１．ｎ
）をＷＡババス　ＷＢババス供給し、演算部（２１０８
）のラッチ肚、ＢＬに信号φ２立下りエッヂで波形サン
プル値を格納する。この時演算部（２１０８）に加えら
れる信号ＩＮＶによってラッチ肚に格納されるデータは
反転データ、すなわちｆ（Ｘｉ、ｎ）となる。

そして、ラッチＡＬ　（２４０２）　、ラッチＢＬ　（
２４０８）に格納されたデータを用いて演算部（２１０
８）で加算処理（ｆ（Ｘｉ、　ｎ）＋ｆ（Ｘｉ＋１．ｎ
）＋１）　、すなわち〔ｆ（Ｘトｌ、ｎ）　　ｆ（Ｘｉ
、ｎ））が実行され、演算結果がＷＣバスに出力され、
信号ＷＲＭＬＰによって乗算部（２１０６）内の被乗数
レジスタＲ（ＭＬＰｚ）に信号≠２の立上りエッチで書
き込まれるとともに、ＤＲＰ　（８０８）から供給され
ている内挿係数（Ｎｍ＋ｎ）αが乗数レジスタＲ（ＭＬ
Ｐｚ）に格納される。

そうすると、乗算部（２１０６）内で （ｆ（Ｘｉ＋１１ｎ）−ｆ（ＸＩ、ｎ））　ｘ（Ｎｍ＋
ｎ）αの乗算が実行される。乗算結果は命令ステップ４
の終了までに正しい値になるものとする。次に信号ＲＤ
ＷＤＩによって矩形サンプル値ｆ（Ｘｉ、ｎ）をＷＡバ
バス、信号ＲＤＭＬＰによって乗算結果をＷＢババス供
給し、信号φ２の立下りエッヂでラッチＡＬ、ＢＬにそ
れぞれのデータを格納する（命令ステップ５に対応）。

なお１乗算結果は乗算器の上位１６ビツトを利用してい
る。これは、１／２＋６処理と等価なものである。

演算部（２１０８）で加算処理を実行することにより。

（２）式で表わした仮想波形サンプル値ｆ（Ｘ＃Ｉ、ｍ
、ｎ）が求められる。

■エンベロープ付加波形サンプル値ｆ”（Ｘ　Ｉ　、ｒ
ｎ　、　ｎ＋　ｑＨｒ）を求める。

仮想波形サンプル値ｆ″″（Ｘｉ、ｍ、ｎ）　　を、信
号ＷＲＭＬＰ　　、信号ＷＲ５ＦＴ　（命令ステップ６
に対応）によって１乗算部（２１０６）内の被乗数レジ
スタＲ（ＭＬＰｌ）とシフタ部（２１０７）内のレジス
タＲ（ＳＦＴ）に信号φ２ノ立上リエッチで格納する。

また、　ＥＤメモリ部（２１０５）　カラ乗ｆＪ部（２
１０６）に供給しているエンベロープデータＥＤＬを信
号５ＥＬＷＥ　（命令ステップ６に対応）によって乗算
部（２１０６）内の乗数レジスタＲ（ＭＬＰｚ）に格納
し、乗算処理〔け（Ｘｉ２ｍ、ｎ）×ｒ〕ヲ実行する。

一方、シフタ部（２１０７）内のレジスタＲ（ＳＦ’ｒ
）　ニ格納シた仮想波形サンプル４６　ｆ　（Ｘｉ　、
ｍ、　ｎ）　ｔ　ＥＤ　１モリ部（２１０５）からシフ
タ部（２１０７）に供給されているエンベロープデータ
ＥＤＵ　（Ｑｌ　ｌこ基づいて、シフト操作（ｆ　　（
Ｘｉ、ｍ、ｎ）／２ｑ）を行ない、信号ＷＲＳＦＢ〔命
令ステップ７に対応）によって、シフタ部（２１０７）
内の出力レジスタＲ（ＳＦＢ）に格納する。

そして、乗算部（２１０６）で行なった乗算結果を、信
号ＴＢＣ、信号ＷＲ５ＦＴ　（命令ステップ８に対応）
によってシフタ部（２１０７）内のレジスタＲ（ＳＦＴ
）に格納し、エンベロープデータＥＤＵ　（Ｑ）　）こ
基づいたシε フト操作行なう。

八 信号ＲＤＳＦＡ　、　ＲＤＳＦＢ　（命令ステップ９に
対応）によって、シフタ部（２１０７）門の出方レジス
タＲ（ＳＦＢ）に格納しであるデータ（ｆ　（Ｘｉ、ｍ
、ｎ’）／２ｑ）を演算部、（２１０８）内のラッチＢ
Ｌニ、シフタ部（２１０７）信号ＩＮＶによって論理反
転し、演算部（２１０８）内のラッチＡＬにそれぞれ格
納する。

そして、演算部（２１０８）で加算処理を実行すること
により、エンベロープ付加波形サンプル値ｆＡ（Ｘｉ、
ｍ、ｎ、ｑ、ｒ）が求められる。

■差分波形サンプル値Ｄｆ（Ｘｉ、ｍ、ｎ、ｑ、ｒ）を
求める。

エンベロープ付加波形サンプル値ｆ　　（Ｘｉ、ｍ、ｎ
、ｑ、ｒ）を信号ＷＲＯＷＤによって旧波形メモリ部（
２１０４）内のレジスタＲ（ＯＷＤ）に格納するととも
に、信号ＴＣＡによって、　ＦＡ　（２４０４）の出力
データをＷＡババス供給し、信号ＩＮＶによって論理反
転を行ない、演算部（２１０８）内のラッチ肚に格納す
る。また、信刊ＲＤＯＷＤによって、旧エンベロープ付
加波形サンプル値を旧波形メモリ部（２１０４）から読
み出し、演算部（２１０８）内のラッチＢＬに格納する
。

そして、演算部（２１０８）で加算処理を実行すること
により、差分波形サンプル値Ｄｆ　　（Ｘｉ、ｍ、ｎ、
ｑ、ｒ）が求められ、信号ＷＯＢＲによってＯＢＲ（２
１０９）内のレジスタＲ（ＯＢＲ）に差分波形サンプル
（ｉａ　ｋ格納する。

■エンベロープチータＥＤの更新。

信号ＲＤＥＤＬ　、　ＥＤＬＥＤ（命令ステップ８に対
応）によって、　ＥＤメモリ部（２１０５）からエンベ
ロープデータＥＤが、△ＥＤ発生部（２１０Ｂ）から増
分データ△ＥＤがＷＡババスＷＢババスそれぞれ読み出
され、信号φ２の立下りエッヂで演算部（２１０ｇ）内
のラッチＭ、とＢＬにそれぞれ格納、される。

そして、加算処理ＣＥＤＬ＋△ＥＤ　）を演算部（２１
０８）Ｔ：実行し、新エンベロープデータＥＤを求め、
信号ＷＲＥＤＬ　（命令ステップ４に対応）によって、
　ＥＤメモリ部（２１０５）内のレジスタＲ（ＥＤＬ）
に新エンベロープデータＥＤを格納するとともに、演算
部（２１０８）内の加算器ＦＡ　（２４０４’）のキャ
リー出力を演算部（２１０８）内のフラグレジスタＥＣ
Ｆ　（２４０５）に格納する。

信号ＲＤＥＤＵ　（命令ステップ６に対応）によって。

エンベロープデータＥＤＵが読み出され、演算部（２１
０８）で、レジスタＥＣＦ　（２４０５）の円容とエン
ベロープデータＥＤＵとの加算処理を実行して、新エン
ベロープデータＥＤＵを求める。求めｔこエンベロープ
ＥＤＵを信号ＷＲＥＤＵによって、　ＥＤメモリ部（２
１０５）内のレジスタＲ（ＥＤＵ）に格納する。

そして、　ＤＲＰ　Ｃ８０８）と同様に、信号ＷＲＲＡ
Ｍ　ｌとよってレジスタＲ（ＥＤＬ）　、　Ｒ（ＥＤＵ
）　、Ｒ（ＯＷＤ）　ｌこ格納している各種データをチ
ャネルコードＣＨＣで指定されたそれぞれのメモリ領域
にデータ転送を行なう。

アナログバッファメモリ部（８１２）　、　ＤＡＣ（８
１１）にデータを供給するタイミングについて説明する
。

信号ＣＲＤＡＳ　（命令ステップ９に対応）によって、
書き込みパルス発生部（２１１０）で発生している書き
込みパルスをリセットする。そして、信号ＷＲＯＢＲ（
命令ステップ１１に対応）によって、・０］３Ｒ（２１
０９）内のレジスタＲ（ＯＢＲ）に差分波形サンプル値
Ｄｆ（Ｘｉ＋ｍ、ｎ、ｑ、ｒ　）を格納し、ＤＡＣ（８
１１）に供給してディジタル信号をアナログ信号に変換
しアナログバッファメモリ部（８１２）に供給するとと
もに、会キ込みパルス発生部（２１１０）でチャネルコ
ードＣＨＣで指定されたチャネルに対応する書き込みパ
ルスをセットし、アナログバッファメモリ部（８１２）
　内のアナログスイッチＡＷＩ〜ＡＷ８に供給する。こ
の時、信号ＣＬＲＦが′″０′（計算要求を行なってい
ない場合）の場合は、書き込みパルスをセットしないよ
うにする。

第１８表にＷＤＰ　（ｓｏ７）の演算シーケンスを示す
。

第１８表に示す命令ステップを順次実行することにより
、上述で説明した処理が実現する。

第１８表に示した制御信号について説明する。

上述する信号はシーケンサ（８０２）から供給される。

ＲＤＷＤＩは、　ＤＲＰ　Ｃ８０８）から供給されてい
る波形データＷＤＩをＷＡババス供給する命令。

ＲＤＷＤ　ｎは、ＤＲＰ　（８０８）から供給されてい
る波形データＷＤＩＩをＷＢババス供給する命令。

ＥＤＬＥＤは、△ＥＤ発生部（２１０８）内で選択され
たサスティンデータＤＳＵＳ　６るいはダンパデータＤ
ＤＭＰを増分データ△ＥＤとしてＷＡババス供給する命
令。

ＲＤＳＦＡは、シフタ部（２１０７）内のシフタの出力
データをＷＡババス供給する命令。

ＲＤＥＤＬは、　ＥＤメモリ部（２１０５）円のメモリ
Ｍ　（ＥＤＬ　）から読み出されているエンベロープ チー　タＥＤＬ　ｅＷＢバスに供給する命や。

ＲＤＭＬＰは１乗算部（２１０６）内の乗算器の出力デ
ータ（上位１６ビツト）をＷＢ／イスに供給する命令。

ＲＤＥＤＵは、　ＥＤメモリ部（２１０５）内のメモリ
Ｍ（ＥＤＵ）から読み出されているエンベロープ データＥＤＵをＷＢババス５供給する命令。

ＲＤＳＦＢは、シフタ部（２１０７）内のレジスタＲ（
ＳＦＢ）に格納しているデータ（ｆ　（Ｘｉ、ｍ、ｎ）
／２ｑ〕をＷＢババス供給する命令。

ＲＤＯＷＤは、用波形メモリ部（２１０４）円のメモリ
Ｍ（ＯＷＤ）から読み出されているエンベロープ付加波
形サンプル値を皿バス に供給する命令。

ＷＲＭＬＰは、　ＷＣバス上のデータを乗算部（２１０
６）内の被乗数レジスタＲ（ＭＬＰＩ）に格納する命令
。

ＷＲＥＤＬは、　ＷＣバス上のデータをＥＤメモリ部（
２１０５）円のレジスタＲ（ＥＤＬ）に格納する命令０ ＷＲ５ＦＴは、　ｗｃババス上データをシフタ部（２１
０７）内のレジスタＲ（ＳＦＴ）に格納する命令・ ＷＲＥＤＵは、　ＷＣバス上のデータをＥＤメモリ部（
２１Ｇ５）内のレジスタＲ（ＥＤＵ）に、格納する命令
。

ＷＲＯＷＤは、ＷＣバス上のデータを用波形データメモ
リ都（２１０４）内めレジスタＲ（ＯＷＤ）に格納する
命令。

ＷＲＯＢＲは、　ＷＣバス上のデータをＯＢＲ’（２１
０９）内のレジスタＲ（ＯＷＲ）に格納する命令。

ＩＮＶは、　ＷＡババス上データの論理を反転し、反転
したデータを演算部（２１０ｇ）内のラッチＡＬ　（２
４０２）に供給する命令。

ＷＡＤＤｌは、演算部（２１０８）内のＦＡ　（２４０
４）にキャリ入力信号（＋１）を供給する命令。

ＷＣＲＡＬは、演算部（２１０８）内のラッチＡＬ　（
２４０２）をクリヤする命令。

５ＥＬＷＥは１乗算部（２１０６）内の乗数レジスタＲ
（ＭＬＰ２）に格納するデータ選択命令。

選択データは、　ＤＲＰ　（８０８）から供給されてい
る係数データＣＭＬＰ）とＥＤメモリ部（２１０５）か
ら供給されているエンベロープデータＥＤＬである。

ＷＲ５ＦＢは、シフタ部（２１０７）内のシフタの出力
データをシフタ部（２１０７）内のレジスタＲ（ＳＦＢ
）に格納する命令。

Ｔ　Ｂ　Ｃｉ、ｔ　、　ＷＢババス上データをＷＣバス
に供給スる命令。

ＣＲＤＡＳは、書き込みパルス発生部（２１１０）から
アナログバッファメモリ部（８１２）に供給している書
き込みパルスをリセッ トする命令。

ＴＣＡは、演算部（２１０８）円のＦＡ　Ｃ２４０４）
の出力データをＷＡババス供給する命令。

なお、第１２表に示した、仮想キー信号ＥＡＤＧがオン
状態時は、演算部（２１０８）内のゲート選択器（２４
１３）によってデー１−　Ｅ　Ｃ２４１２）が選択され
、エンベロープデータＥＤＬ％ＥＤＵはともにデータ（
ＯＯＯＯ）１ｇとなる。この結果、エンベロープ付加波
形サンプル値ｆ（Ｘｉ、ｍ、ｎ、ｑ、ｒ）＝ｆ（ｌＸ＋
、ｍ、ｎ）となる（ｑ＝０゜ｒ＝０）。

そして、仮想キー信号ＥＡＤＧがオフ状態となると、エ
ンベロープデータＥＤの更新処理（ＥＤ＝ＥＤ＋△ＥＤ
）が開始する。この結果、（５）式に示したエンベロー
プ付加波形サンプル値を求める演算処理が行なわれ、減
衰特性の楽音波形が得られる。

また、エンベロープデータＥＤの更新処理が進み、エン
ベロープデータＥＤＵが（１１１１）、、の状態になる
と、エンベロープデータＥＤＵの更新タイミングで演算
部（２１０８）　ｌ’５のゲートＢ　（２４０９）が選
択され、エンベロープデータＥＩ）Ｕは常時（１１１１
）２の状態となる。この状態は、楽音波形の発音停止に
相当する。

以上のように、波形内挿方法を（２）式に示したように
、補正項を付加した内挿係数（Ｎｍ＋ｎ）α／ＨＮで実
現しているため、波形間のレベル差が大きくても不用な
ノイズ成分の発生を防ぐことができる。

さらに、波形形状の変化が少ない所では、データメモリ
部に格納する波形データを少なくシ、＜り返し数を大き
くすることにより、データ圧縮が可能となる。

さらに、アナログ信号に変換する変換部を、１つのＤＡ
Ｃとアナログバッファメモリ部とで構成しているので、
　ＤＡＣは１個だけでよく、チャネルごとに独立に動作
するから、２チヤネルの音を同時に鳴らしても、量子化
ひずみによる混変調ひずみの発生がなくなる。

さらに、波形の基本周波数に対してサンプリング周波数
を整数倍にしているので、発生する折り返し成分や、量
子化により生じるサンプル波成分をすべて、基本周波数
の高脈ヒに一致させることができ、したがってにごりの
ない音をつくることができる。

次に、楽音発生部（６０７）内の各部の相互関係につい
て説明する。

まず、入力レジスタ部ｃｓｏａ）について説明する。

入力レジスタ部（８０８）は、ＣＰＵ　（６０８）から
供給されたＩ１０ポートアドレスデータと楽音発生デー
タあるいはサスティンデータなどを一時格納するレジス
タＲ（ＡＤＤ）　、Ｒ（ＤＡＴ）と、　ＣＰＵ　（６０
Ｂ）から入力レジスタ部（８０８）に対して新データを
供給したことを指示する信号（ＣＰＵ　（６０８）から
供給されている信号＝ｈ元石・垢こを利用する）を記憶
するフラグレジスタ（レジスタ’ＷＲＣＦで、指示する
場合は５１′となる）と、レジスタＲ（ＡＤＤ）　ｉこ
格納されているアドレスを書き込みアドレス、シーケン
サ（８０２）から供給されるチャネルコードＣＨＣを読
み出しアドレスとし、レジスタＲ（ＤＡＴ）に格納され
た楽音発生データを記憶するレジスタファイル（８チヤ
ネル分の楽音発生データを記憶し、容量は８ビット×８
語でめる）と、レジスタＲ（ＡＤＤ）のアドレスデータ
に基づいてサスティンデータ。

ダンパデータ、ビートデータや効果制御データを記憶す
る効果レジスタ部とで構成している。

レジスタＲ（ＤＡＴ）に格納された新データをレジスタ
ファイルあるいは効果レジスタ部にデータ転送するタイ
ミングは、レジスタＷＲＣＦが′１′の状態で、シーケ
ンサ（８０２）から信号ＷＲＤＡＴが供給されると、レ
ジス′りＲ（ＡＤＤ）に格納されたＩ１０ポートアドレ
スに基づいた所定のアドレスにレジスタＲ（ＤＡＴ）の
格納データが転送される。その後、レジスタＷＲＣＦを
リセットする。

シーケンサ（８０２）から供給される信号ＷＲＤＡＴは
。

レジスタファイルあるいは効果レジスタ部へのデータ取
り込み制御信舟であり、第９表、第１１表。

第１８表に示した命令ステップ１のタイミングのたびに
入力レジスタ部（８０８）に供給される。

命令ステップ１のタイミングでレジスタファイルあるい
は効果レジスタ部に新データを取り込む理由は、ＦＤＰ
　（８０６）　、　ＷＤＰ　（８０７）やＤＲＰ　（８
０８）の内部で各種演算処理を実行中に楽音発生データ
や各種効果データが変化すると正しい演算処理が行なわ
れない。そのため、演算処理を開始する命令ステップ１
で取り込んでいる。

相互関係の説明 チャネルｌに対応する説明を行なう。なお、計算要求フ
ラグ信号ＣＣＲＦが発生しているものとする。

■シーケンサ（８０２）で発生しているチャネルコード
ＣＨＣがチャネルｌのタイミングになると。

入力レジスタ部（８０８）内のレジスタファイルからチ
ャネルｌに対応する楽音発生データがＦＤＰ　（８０６
）　、　ＷＤＰ　（８０７）　、　ＤＲＰ　（８０８）
　ニ供給される。

■そうすると、　ＤＲＰ　（８０８）の詳細な説明の所
で述べたように、ＤＲＰ　（８０８）で楽音発生データ
に基づいて、　ＤＢＫ　（６０６）から先頭番地、制御
データ、波形データｆ（Ｘｉ、ｎ）とｆ（Ｘｔ＋ｔ、ｎ
）を読み取り、制御データに基づいて求めた係数データ
（Ｎｍ＋　ｎ　）αとＤＢＫ　（６０６）から読み取っ
た波形データｆ（Ｘｉ、ｎ）とｆ　（Ｘ　ｒ　＋ｓ　＋
　ｎ　）とを命令ステップ１１のタイミングでＤＲＰ　
（８０８）内のメモリＭ　（ＩｖｌＤ　）　、メモリＭ
　（ＷＤＩ）　、メモリＭ（ＷＤＩ）に格納する。

■一方、　ＷＤＰ　（８０７）では、命令ステップ１〜
１０のタイミングの間、チャネルコードＣＨＣに基づい
てＤＲＰ　（８０８）内のメモリＭ（ＭＤ）％メモリＭ
　（ＷＤＩ）　、　／　モＩ）’　Ｍ　（ＷＤＩ）から
読み出すレテいる係数データと波形データｆ（Ｘｉ、ｎ
−０）とｆ　（Ｘ　ｉ＋、Ｈｎ−１）を用いて、ＷＤＰ
　（８０７）の詳細な説明の所で述べたように、波形演
算処理が行なわれる。そして、命令ステップ１１のタイ
ミングで、演算結果（差分波形サンプル値Ｄｆ（ｘｌ　
Ｍ　ｍＩ　ｎ−ｔ　＋　ｑ　＋　ｒ　）がＷＤＰ　（８
０７）内のレジスタＲ（ＯＢＲ）に格納され、ＤＡＣ（
８１１）に供給される。

上述の■〜■の処理が、シーケンサ（８０２）から発生
しているチャネルコードＣＨＣのチャネル１に対応する
命令ステップ１〜１１の同一タイミング内で実行される
。

そして、再びチャネル１に対応するチャネルコードＣＨ
Ｃがシーケンサ（８０２）から発生されると上述の処理
が行なわれる。

■上述の■の説明と同様に、チャネル１に対応する楽音
発生データが、　ＦＤＰ　（８０６）　、　ＷＤＰ（８
０７）　、　ＤＲＰ　（８０８）に供給される。

■上述の■の説明と同様に、ＤＲＰ　（８０８）で、Ｄ
ＢＫ　（６０６）内に格納している先頭番地、制御デー
タ、波形データｆ（Ｘｉ　、ｎ＋１　）、　ｆ（刈＋ｔ
＋ｍ＋ｎ）が読み込まれ、メモリＭ（ＭＤ）、メモリＭ
（ＷＤＩ）、メモリＭ　（ＷＤＩ）に格納される。

ただし、上述■で説明した内容と異なる点は、ＤＢＫ　
（６０６）から読み取る制御データと波形データは、上
述■のタイミング、すなわち前回のチャネル１の計算タ
イミングで更新された波形ナンバｉ、波形サンプルナン
バｎに基づいたデータとなる。

■上述■−と同様に％ＤＲＰ　（８０８）内のメモリＭ
（ＭＤ）、メモリＭ　（ＷＤＩ）　、メモリｈｘ　’（
ｗＤｌｌ　）から読み出されているデータに基づいて、
波形演算処理が行なわれる。

なお、今回の計算タイミングで波形演算処理に用いるデ
ータは、前回のチャネルｌの１算タイミングでＤＲＰ　
（８０８）内に読み込み処理を行なった係数データ、波
形データｆ（Ｘｉ、ｎ）。

ｆ　（Ｘ　ｉ＋ｔ　、ｎ　）である。

以後、計算要求フラグ信号ＣＬＲＦに基づいて。

チャネル１に対応する計算タイミングで、上述の処理が
（り返される。

上述の説明のように、ＤＲＰ　（８０８）で読み取った
データは１次回に発生する１算タイミング（ただし、計
算要求フラグ信号ＣＬＲＦが発生している時）で、ＷＤ
Ｐ　（８０７）で行なう波形演算処理に利用される。

このように、読み出し、波形演算処理を、同一計算タイ
ミング内ですべて実行せず、時間的に処理タイミングを
分け、パイプライン的処理を行なうことにより、各部の
構成要素の動作スピードを低速化できる。

上述までの説明では、データメモリ（ＤＢＫ）に格納し
ている波形データは、　、ＰＣＭデータの形で波形−周
期を枚数分格納していたが、波形対称化、ＤＰＣＪｉ化
、ＡＤＰＣＭ化を行なった結果を波形データとしてＤＢ
Ｋに格納し、ＤＲＰ　（８０８）の内部で復元処理を行
なうことにより、波形データのデータ圧縮が可能となる
。

発明の詳細 な説明したように、本発明の楽音発生装置は、楽音の発
音開始から発音終了時までの複数個の楽音波形のうち少
なくとも２つ以上の楽音波形と上記選択抽出した楽音波
形を用いて合成波形を形成する時に使用する制御データ
（くす返し数指定データ）とを記憶するデータメモリ部
と１発音量階を決定するノートクロック発生部と、上記
ノートクロック発生部の出力信号に基づいて上記データ
メモリ部から２つの波形サンプルデータと制御データと
を読み出すデータ読み出し部と、上記データ読み出１部
で読み出した２つの波形サンプルデータと制御データ台
用いて合成波形サンプルデータを求める波形計算部と、
上記波形計算部のディジタｊｕｌ出力信＠をアナログ信
号に変換する置換部とを具備し、楽音波形を発生するよ
うに構成しているので、楽音波形の形状を時間的に変化
させることができ、自然楽器音を模擬することが可能と
なる。さらに、波形形状の変化が少ない所では。

くり返し数を大きくすることにより、データ圧縮が可能
となる利点を有する。

【図面の簡単な説明】

第１図〜第５図は本発明の動作説明図、第６図は本発明
の楽音発生装置を採用したＣｉ子楽器のブロック内、第
７図はＣＰＵ　（６０ｇ）から楽音発生部（６０７）に
データを供給する場合のタイムチャート図、第８図は楽
音発生部Ｃ６０７）の構成図、第９図はシーケンサ［８
０２）の−具体例のブロック図、第１０図はシーケンサ
（８０２）の動作タイムチャート図、第１１図はアナロ
グバッファメモリ部（８１２）の−具体例の構成図、第
１２図は楽音発生部（６０７）の内部動作タイムチャー
ト図、第１３図はＦＤＰ　（８０６）から比較レジスタ
部（８０５）に供給する周波数データの推移図、第１４
図はＦＤＰ　（８０６）の−具体例の構成図。 第１５図はＦＤＰ　（８０６）のデータ処理手順を示す
処理流れ図、第１６図は比較レジスタ部（８０５）の−
具体例を示す構成図、第１７図は計算要求フラグ発生部
（８１０）の−具体例を示す構成図、第１８図はＤＢＫ
　（６０６）のデータ構成図、第１９図はＤＲＰ　（８
０８）の−具体例を示す構成図、第２０図はＷＤＰ　（
８０７）の演算処理の流れ図、第２１図はＷＤＰ（８０
７）の−具体例を示す構成図、第２２図はビブラート発
生部（ｌａ０８）の−具体例を示す構成図、第２８図は
演算部（１９１８）の−具体例を示す構成図、第２４図
は演算部（２１０８）の−具体例を示す構成図である。 （６０１）−・・鍵盤部、（６０２）・・・操作部、　
（６０ｇ）・・・中央処理装置、（６０４）・・・ＲＡ
Ｍ、　（６０５）・・・ＲＯＭ　、　（６０６）−・・
楽音合成データＲＯＭ　、　（６０？）・・・楽音発生
部。 （８０１）・・・主発振器、　（８０２）・・・シーケ
ンサ、　　（８０８）・・・入力レジスタ部、　（８０
４）・・−タイマー、　（８０５）・・・比較レジスタ
部、　（８０６）・・・周波数データプロセッサ、（８
０７）・・・波形データプロセッサ、（８０８）・・・
データリードプロセッサ、　　（８０９）・・・読み出
しパルス形成部、（８１０）−”・計算要求フラグ発生
部、（８１１）・・・ＤＡＣ，（８１２）・・・アナロ
グバッファメモリ部、（８１８）・・・積分器 代理人　森本義弘

Claims (1)

【特許請求の範囲】
1. １、楽音の発音開始から発音終了時までの複数個の楽音
   波形のうち少なくとも２つ以上の楽音波形と上記選択抽
   出した楽音波形を用いて合成波形を形成する時に使用す
   る制御データとを記憶するデータメモリ部と１発音量階
   を決定するノートクロック発生部と、上記ノートクロッ
   ク発生部の出力信号に基づいて上記データメモリ部から
   ２つの波形サンプルデータと制御データとを読み出すデ
   ータ読み出し部と、上記データ読み出し部で読み出した
   ２つの波形サンプルデータと制御データとを用いて合成
   波形サンプルデータを求める波形計算部と、上記波形計
   算部のディジタル出力信号をアナログ信号に変換する変
   換部とを具備し、楽音波形を発生するようにした楽音発
   生装置。