JPS59136843A - シリアルデ−タ転送における誤り訂正機能の動作チエツク方法 - Google Patents
シリアルデ−タ転送における誤り訂正機能の動作チエツク方法Info
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- JPS59136843A JPS59136843A JP58012015A JP1201583A JPS59136843A JP S59136843 A JPS59136843 A JP S59136843A JP 58012015 A JP58012015 A JP 58012015A JP 1201583 A JP1201583 A JP 1201583A JP S59136843 A JPS59136843 A JP S59136843A
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- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、シリアルデータ転送における誤り訂正機能又
は誤り検出機能の動作チェックの方法に関するものであ
る。
は誤り検出機能の動作チェックの方法に関するものであ
る。
従来より、シリアルデータ転送を行うようなシステムに
おいては、データが正確に転送されたかどうかを該デー
タにより判別できるように、転送されるデータには冗長
ビットを付加し、誤り訂正機能（ＷＡり検出機能だけの
場合もある）を持たせることがある。
おいては、データが正確に転送されたかどうかを該デー
タにより判別できるように、転送されるデータには冗長
ビットを付加し、誤り訂正機能（ＷＡり検出機能だけの
場合もある）を持たせることがある。
しかしながら、上記機能自体のチェックについてはあま
りなされていないのが現状であり、あえて行わ゛んとす
る場合にはシリアルデータ転送を受ける相手側の模擬量
を作り、誤り訂正機能が必要なデータすなわちデータ列
と冗長ビットの内容が一致しないようなデータを発生し
てチェ・ツクする方法がとられている。しかし、この方
法でζよ模擬量を準備する必要があり、又あくまでも模
擬でしかなく実際の装置上でのチェックができなし１と
し１う欠点がある。
りなされていないのが現状であり、あえて行わ゛んとす
る場合にはシリアルデータ転送を受ける相手側の模擬量
を作り、誤り訂正機能が必要なデータすなわちデータ列
と冗長ビットの内容が一致しないようなデータを発生し
てチェ・ツクする方法がとられている。しかし、この方
法でζよ模擬量を準備する必要があり、又あくまでも模
擬でしかなく実際の装置上でのチェックができなし１と
し１う欠点がある。
本発明は、乙のような点に鑑みなされたもので、その目
的とするところは模擬量を設備する乙となく誤り訂正機
能又は誤り検出機能を容易（こチェックする乙とのでき
る誤９訂正機能動作チェック方法を提供することにある
。
的とするところは模擬量を設備する乙となく誤り訂正機
能又は誤り検出機能を容易（こチェックする乙とのでき
る誤９訂正機能動作チェック方法を提供することにある
。
以下図面を用いて本発明の詳細な説明する。第１図は本
発明の方法を実施するためのシステムの要部構成図であ
る。同図において、１０１ま上位インテリジェンスなど
から与えられろデータを読み込み、読み込んだ順にデー
タを吐き出す乙とのできルＦ Ｉ Ｆ Ｏ（Ｆｉｒｓｔ
Ｉｎ Ｆｉｒｓｔ ０ｕｔ） 、２０は並列データを
直列のデータに変換する並列・直列変換回路、３０は第
２図に示すように一連のデータの後に、転送データのチ
ェックを行うため付加する冗長ビット信号を発生する冗
長ビット付加ロー、４０は転送されたデータの誤りを検
出なし１し訂正することのできる誤り検出訂正回路、５
０は与えられる２つのデータの排他的論理和をとる演算
回路（通常中央処理装［ＣＰＵに乙の機能が含まれてい
る）、６０は図示しない中央処理装置ＣＰＵに接続され
たデータバス、７０はディスクメモリなどの外部装置を
それぞれ示す。
発明の方法を実施するためのシステムの要部構成図であ
る。同図において、１０１ま上位インテリジェンスなど
から与えられろデータを読み込み、読み込んだ順にデー
タを吐き出す乙とのできルＦ Ｉ Ｆ Ｏ（Ｆｉｒｓｔ
Ｉｎ Ｆｉｒｓｔ ０ｕｔ） 、２０は並列データを
直列のデータに変換する並列・直列変換回路、３０は第
２図に示すように一連のデータの後に、転送データのチ
ェックを行うため付加する冗長ビット信号を発生する冗
長ビット付加ロー、４０は転送されたデータの誤りを検
出なし１し訂正することのできる誤り検出訂正回路、５
０は与えられる２つのデータの排他的論理和をとる演算
回路（通常中央処理装［ＣＰＵに乙の機能が含まれてい
る）、６０は図示しない中央処理装置ＣＰＵに接続され
たデータバス、７０はディスクメモリなどの外部装置を
それぞれ示す。
このような構成における動作を次に説明する。
通常のライト命令時に鎗並列・直列回路２０と冗長ビッ
ト付加回路３０に同一のデータがＣＰＵから与えられる
が、誤抄訂正機能の動作チェックの時には次のように作
動する。
ト付加回路３０に同一のデータがＣＰＵから与えられる
が、誤抄訂正機能の動作チェックの時には次のように作
動する。
（１）先頭からｎビットまでについては、並列・直列回
路２０と冗長ビット付加回路３０に同一のデータ （Ｄ
ｏ −Ｄｎ−１）を与える。
路２０と冗長ビット付加回路３０に同一のデータ （Ｄ
ｏ −Ｄｎ−１）を与える。
（２）エラーロケーシフンｎ〜ｍまでについて（よ、並
列・直列回路２０にはデータＤｎ ′〜Ｄｍ ’を与え
（第２図の（イ））、一方冗長ピット付加回路３０には
前記データ Ｄｎ ′〜 Ｄｍ ’とエラーパターンＰ
ｎ −Ｐｍ （第２図の（ハ））との排他的論理和をと
った演算回路５の出力データＤｎ−Ｄｍを与える（第２
図の（ロ））。
列・直列回路２０にはデータＤｎ ′〜Ｄｍ ’を与え
（第２図の（イ））、一方冗長ピット付加回路３０には
前記データ Ｄｎ ′〜 Ｄｍ ’とエラーパターンＰ
ｎ −Ｐｍ （第２図の（ハ））との排他的論理和をと
った演算回路５の出力データＤｎ−Ｄｍを与える（第２
図の（ロ））。
（３）続くｍ＋１ワードからは前記（１）と同じように
データを与えてゆく・ （４）冗長ビット付加回＠３０においてはデータＤｏ
〜Ｄｎ−１ｐ Ｄｎ −Ｄｍｔ ０ｍ＋１〜Ｄｋ−１（
データ長ｋ）をもとに冗長ビットデータが計算され、こ
の冗長ビットデータかにビットのデータ列の後に付加さ
れる（第２図の（イ））。
データを与えてゆく・ （４）冗長ビット付加回＠３０においてはデータＤｏ
〜Ｄｎ−１ｐ Ｄｎ −Ｄｍｔ ０ｍ＋１〜Ｄｋ−１（
データ長ｋ）をもとに冗長ビットデータが計算され、こ
の冗長ビットデータかにビットのデータ列の後に付加さ
れる（第２図の（イ））。
このようにして、第２図の（イ）に示すような転送デー
タを作成して外部装置に送出し、その後その転送データ
を読み取って誤り訂正回路にかけて、データエラーが出
るか否かによって誤り検出回路の機能チェックができ、
データが（ロ）のデータパターンに訂正できるか否かに
よって瞑り訂正回路の機能チェックができる。すなわち
、データエラーが出て、かつ冗長ビット付加回路に与え
たデータ列に訂正できれば、機能は正常であると判断す
ることができる。
タを作成して外部装置に送出し、その後その転送データ
を読み取って誤り訂正回路にかけて、データエラーが出
るか否かによって誤り検出回路の機能チェックができ、
データが（ロ）のデータパターンに訂正できるか否かに
よって瞑り訂正回路の機能チェックができる。すなわち
、データエラーが出て、かつ冗長ビット付加回路に与え
たデータ列に訂正できれば、機能は正常であると判断す
ることができる。
以上説明したように、本発明によれば、作為的に異常な
転送データを作成して、これを一旦外部装置に出力した
後読み取ることによって自動的に誤り訂正機能をチェッ
クすることができる。
転送データを作成して、これを一旦外部装置に出力した
後読み取ることによって自動的に誤り訂正機能をチェッ
クすることができる。
なお、本発明によれば、データ転送の相手側には何ら特
別な要求はしないので、実際の装置上で簡単に瞑り訂正
機能をチェックすることができるので、実用に供してそ
の効果は大きい。
別な要求はしないので、実際の装置上で簡単に瞑り訂正
機能をチェックすることができるので、実用に供してそ
の効果は大きい。
第１図は本発明の方法を実施するためのシステムの要部
構成図、第２図は転送データ作成のようすを説明するた
めの図である。 ２０・・・並列・直列変換回路、３０・・・冗長ビット
付加回路、４０・・・誤り検出訂正回路、５０・・・演
算回路。
構成図、第２図は転送データ作成のようすを説明するた
めの図である。 ２０・・・並列・直列変換回路、３０・・・冗長ビット
付加回路、４０・・・誤り検出訂正回路、５０・・・演
算回路。
Claims (1)
- 与えられた並列データを直列データに変換して送出する
並列・直列変換回路と、転送データの誤り検出用のデー
タを当該データに付加する冗長ビット付加回路と、転送
データの誤りを検出ないし訂正する誤り訂正回路を有す
るシリアルデータ転送システムにおいて、所定のエラー
パターンと前記転送データの排他的論理和を得る演算回
路を具備し、初めのｎビット分のデータに関しては並列
・直列変換回路及び冗長ビット付加回路に並列にそれを
供給し、続（エラーロケーシ璽ン用のｍ−″ｎ＋ｉビッ
ト分のデータについては並列・直列変換回路に所望のデ
ータを与え、冗長ビット付加回路にはこの所望のデータ
とエラーパターンとの排他的論理和にるデータを与える
ようにして作成した冗長ビット付の転送用データを外部
装置に与え、再び前記外部装置から前記データを読み戻
すことにより作為的にデータエラーを生じさせるように
して誤り訂正機能動作のチェックを行うようにしたこと
を特徴とするシリアルデータ転送における瞑り訂正機能
の動作チ罵ツク方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58012015A JPS59136843A (ja) | 1983-01-27 | 1983-01-27 | シリアルデ−タ転送における誤り訂正機能の動作チエツク方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58012015A JPS59136843A (ja) | 1983-01-27 | 1983-01-27 | シリアルデ−タ転送における誤り訂正機能の動作チエツク方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59136843A true JPS59136843A (ja) | 1984-08-06 |
Family
ID=11793764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58012015A Pending JPS59136843A (ja) | 1983-01-27 | 1983-01-27 | シリアルデ−タ転送における誤り訂正機能の動作チエツク方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59136843A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168734A (ja) * | 1983-03-14 | 1984-09-22 | Matsushita Electric Ind Co Ltd | テスト信号発生装置 |
| JPS6137530A (ja) * | 1984-07-31 | 1986-02-22 | Kasai Kogyo Co Ltd | 自動車用内装部品 |
| FR2759796A1 (fr) * | 1997-02-19 | 1998-08-21 | Bull Sa | Dispositif et procede de detection d'erreurs sur un circuit integre comportant un port parallele serie |
| US6321361B1 (en) | 1997-06-26 | 2001-11-20 | Bull S.A. | Process for detecting errors in a serial link of an integrated circuit and device for implementing the process |
| WO2006090089A1 (fr) * | 2005-02-25 | 2006-08-31 | Iroc Technologies | Emulation/simulation d'un circuit logique |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542433A (en) * | 1978-09-20 | 1980-03-25 | Hitachi Ltd | Crc growth and operation confirming method for check circuit |
-
1983
- 1983-01-27 JP JP58012015A patent/JPS59136843A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542433A (en) * | 1978-09-20 | 1980-03-25 | Hitachi Ltd | Crc growth and operation confirming method for check circuit |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168734A (ja) * | 1983-03-14 | 1984-09-22 | Matsushita Electric Ind Co Ltd | テスト信号発生装置 |
| JPS6137530A (ja) * | 1984-07-31 | 1986-02-22 | Kasai Kogyo Co Ltd | 自動車用内装部品 |
| FR2759796A1 (fr) * | 1997-02-19 | 1998-08-21 | Bull Sa | Dispositif et procede de detection d'erreurs sur un circuit integre comportant un port parallele serie |
| EP0860778A1 (fr) * | 1997-02-19 | 1998-08-26 | Bull S.A. | Dispositif et procédé de détection d'erreurs sur un circuit intégré comportant un port parallèle série |
| US6173423B1 (en) | 1997-02-19 | 2001-01-09 | Bull, S.A. | Device and process for detecting errors in an integrated circuit comprising a parallel-serial port |
| US6321361B1 (en) | 1997-06-26 | 2001-11-20 | Bull S.A. | Process for detecting errors in a serial link of an integrated circuit and device for implementing the process |
| WO2006090089A1 (fr) * | 2005-02-25 | 2006-08-31 | Iroc Technologies | Emulation/simulation d'un circuit logique |
| FR2882601A1 (fr) * | 2005-02-25 | 2006-09-01 | Iroc Technologies Sa | Emulation/simulation d'un circuit logique |
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