JPS5914198A - エラ−アドレス監視方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）発明の技術分野 本発明は、メモリパトロール機能を有する処理装置にお
けるエラーアドレス監視方式ｌこ関する。

（ロ）従来技術と問題点 近年、メモリ素子の大容量化Ｉこともない、メモリ素子
の記憶内容が外的要因、例えば放射線（α線）等の影響
を受けて変化し易くなってきている。

このことを防止するためＩこ、定期的にメモリ素子の内
容’ｋｆｆ出して誤りがあればこれを訂正するというい
わゆるメモリハトロール機能が採用されつつある。

ところで、従来のメモリパトロール方式においては、す
べてのメモリアドレスに対して均等な時間間隔でハトロ
ールを実行するようｌこしていたため、エラーの発生し
易い特定アドレスに関してはパトロール周期中ｌこ複数
個のエラーが発生して（７ｉい、パトロール時点におい
ては訂正不可能となってしまうという恐れがあった。

０９　　発明の目的 本発明（１上記の点を解決し、能率的にメモリノくトロ
ール動作を実行することを目的としている。

に）発明の構成 上記目的全達成するために本発明は、記憶装置と、該記
憶装置から読出されたデータについてエラー検出を行な
うとともに訂正可能なエラーについてはエラー削正を行
なう機能を有するエラー検出訂正回路とを有し７、定期
的なメモリノ（トロール動作が実行されるよう構成され
た処理装置において、通常の処理動作中またはメモリツ
クトロール動作中に訂正可能なエラーが検出されたとき
当該エラー発生アドレスおよび訂正データを記憶する補
助記憶装置をもうけ、メモリパトロール指示が発生され
たとき通常のメモリパトロール動作（こ先立って該補助
記憶装置からエラー発生アドレスおよび僧正データ倉読
出踵上記配憶装置の当該アドレスへ当該訂正データを書
込み、しかる後、再び同一アドレスの読出し全行ないエ
ラーの有無全チェックし、エラーが再発生していれば当
該エラーアドレスへのり・中監祈を実行することを％徴
とする。

（ホ）発明の実施例 図は本発明（こよる実施例の処理装置のブロック図であ
り、図中、１は中央処理装置１ｃＰＵ、２は記憶装置Ｍ
ＥＭ、３は記憶制御回路部ＭＣＵ、４はエラー検出訂正
回路部ＥＣＣｌ３は補助記憶装置、６は図示しない他の
チャネルと接続するためのチャネルインタフェース回路
部ＩＦＣ，７は図示しないディスプレイ装置、プリンタ
装置と接続゛するためのティスプレィ・プリンタアダプ
タＤＰＡ、８はアドレスバス、９はデータバス、ｌＯは
パトロール割込信号線、１１は１ピツト工ラー割込信号
線である。

通常動作時ζこおいては、中央処理装置ＣＰＵＩは、ア
ドレスバス８を介（〜で記憶制御回路部ＭＣＵ３ヘメモ
リアドレスを送出し、記憶装置ＭＥＭ２へのアクセス動
作ｗ行なう。

書込み動作の場合ｌゴ、データバス９→エラー検出」正
回路部ＥＣＣ４→配僧装置ＭＢＭ２の経路゛Ｙ：データ
が書込まれ、読出し動作の場合は、記憶装置Ｍ１・：Ｍ
２→エラー検出訂正回路部ＦＣＣ４→データバス９の経
路でデータが読出される。

書込み動作の場合、書込みデータは、エラー検出削正回
路部ＥＣＣ４の中をスルー状態で通過するだけであるが
、訪５出し動作の場合においては、記憶装置ＭＥＭ２か
ら胱出さｎたデータはエラー検出訂正回路部ＥＣＣ１こ
てエラーチェック先受け、訂正可能なエラーが発生して
いねば訂正後のデータがデータバス９へ送出される。ま
た、この削正後のデータＣゴ記憶装置ＭＥＭ２へ書込才
れる。

本発明の実施例においては、このエラー検出訂正回路部
ＥＣＣ４にて読出しデータに訂正可能なエラーが検出さ
れたとき、尚該エラー発生アドレスおよび訂正データを
補助配憶装置５へ書込むよう１こする。なお、鏝述する
よう（こ、通常のパトロール動作中に訂正可能なエラー
が検出されたときも、当該エラー発生アドレスおよび訂
正データを補助記憶装置５へ書込むようｌこしている。

一方、記憶制御回路部ＭＣＵ３は、例えば３゜ｍＳに１
回の割合でパトロール割込信号線１０上に割込信号全送
出し中央処理装置ＣＰＵ１１こパトロール割込動作を行
なう。中央処理装置ＣＰＵＩは、この割込みを受付ると
、配憶制御回路部ＭＣＵ３にパトロール動作を指示する
。パトロール動作を指示された記憶制御回路部ＭＣＵ３
は、補助記憶装置５の内容が窒きであれば、図示しない
内臓パトロールアドレスカウンタｌこよって指示されル
記憶装置アドレスにアクセスし、その配憶内容を読出し
、エラー検出訂正回路部ＥＣＣ４にチェックを行なわせ
る。エラーが発生していなければそのハトロール動作は
終了し、中央処理装ｒＩｔｃＰＵ１は他の処理を実行す
る。

一方、訂正可能なエラーが発生していれば、訂正データ
を記憶装置Ｍ　Ｅ　Ｍ　２へ書込むとともに、当該エラ
ー発生アドレスおよび訂正データ全補助Ｍｆ憶装置５へ
書込む。

捷た、中央処理装置ＣＰＵＩからハトロール動作を指示
されたとき、補助記憶装置５１こ上記エラー発生アドレ
スおよび訂正データが書込まれていれば、パトロール動
作に先立って記憶制御回路部Ｍ　ＣＵ　３は、当該補助
記憶装置５からエラー発生アドレスおよび訂正データを
胱出し、記憶装置２の当圧なアドレスへ当該訂正データ
全書込み、しかる後、再び同一アドレスの読出しを行な
いエラーの有無全チェックする。ぞして、このチェック
後ｔコ上記パトロールアドレスカウンタζこよ、って指
示される記憶装置＃アドレス（こついての通′常の・く
トロールｉｌｂ作を実行する。一方、ｌ−記ナエ、）に
ｋい゛Ｃエラーが再発生していれば、パトロール割込信
号線１０１こよる割込みと平行して、これよりも短い周
ハ）Ｊの割込み全１ビツト工ラー釧込信号線１１１こよ
り中央処理装置１へ送出するようにする。こ扛により、
中央処理装置１は、記憶制御回路部ＭＣＵ　３へ集中監
視１旨示を送出する。集中監視指示を受けた記憶制御回
路部ＭＣＵ３は、補助記憶装置５からエラー発生アドレ
スおよび訂正データを読出し７、上記と同様ｌこして記
憶装置２への書込みおよび読出しチェック処理を行なう
。この読出しチェックによりメモリ内容が正常に回復し
ていることが検出さｎると、補助記憶装置５の内容は消
去されるとともｌこ、１ビツト駒込（ｇ号線１１１こよ
る割込み（ば中止される。

一方、メモリ内容が正常ｌこ回復していなければパトロ
ール割込信号線１０ｉこよる割込みと平行して、これよ
りも短い周期の割込みが引続いて中央処理装置１へ送出
され、上記の動作が繰返される。

（へ）発明の効果 本発明ｌこよｎば、エラー発生アドレス金短い周期で集
中監視することができるので、記憶装置の信頼性を同士
させることができる。

【図面の簡単な説明】

図は本発明ｌこよる実施例のブロック図である。 図中、１は中央処理装置、２は記憶装置、３は記憶制御
回路部、４はエラー検出訂正（ロ）踏部、５は補助記憶
装置である。

Claims (1)

【特許請求の範囲】
1. 記憶装置と杉記憶装置から耽出されたデータについてエ
   ラー検出全行なうとともに訂正可能なエラーについては
   エラー訂正を行なう機能會有するエラー検出訂正回路と
   會有し、定期的なメモリパトロールｌ妨作が実行される
   ようａ成された処理装置ｉ￥（こおいて、通常の処理動
   作中゛またはメモリパトロール動１′１中に訂正可能々
   エラーが検出さ扛たとき当該エラー発生アドレスおよび
   訂正データを記憶する補助ｄ己憶装置全もうけ、メモリ
   パトロール指示が発生さ扛たとき通常のメモリパトロー
   ル動作に先立って該補助記憶装置からエラー発生アドレ
   スおよびｉｔｌ正データを耽出し、上記ａピ憶装置の尚
   該アドレスへ当該訂正データ全書込み、しかる後再び同
   一アドレスの胱出しを行ないエラーの有無全チェック（
   ７、エラーが再発生していれば当該エラーアドレスへの
   集中監視全実行することを特徴とするエラーアドレス監
   視方式。