JPS59142655A - 同時アクセス可能なメモリ制御方式 - Google Patents
同時アクセス可能なメモリ制御方式Info
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- JPS59142655A JPS59142655A JP1552883A JP1552883A JPS59142655A JP S59142655 A JPS59142655 A JP S59142655A JP 1552883 A JP1552883 A JP 1552883A JP 1552883 A JP1552883 A JP 1552883A JP S59142655 A JPS59142655 A JP S59142655A
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- memory
- data
- control unit
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ制御方式に関し、特に同時アクセス可能
なメモリ制御方式に関する。
なメモリ制御方式に関する。
従来、チャネル装置によるメモリー人出力制御装置間の
データ転送は２、チャネル装置−人出力制御装置間に着
目すれば、一般的には複数の入出力制御装置に同時にデ
ータ転送の起動がかけられるブロックマルチプレクスチ
ャネル方式が採用されている。ここでチャネル装置ＤＣ
Ｈは、磁気ディスク装置等の高速入出力装置に対してバ
ーストモードでデータ転送を行うＤＭＡ （Ｄｉｒｅｃ
ｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ ）転送制御部と、複
数の低速入出力装置に対してマルチプレクスモードで時
分割的にデータ転送を行うＤＭＣ（Ｄａｔａ Ｍｕｌｔ
ｉｐｌｅｘ Ｃｏｎｔｒｏｌ ）転送制御部から構成さ
れている。本方式の構成例を第１図に示すＯ 第１図において、データの転送はまず中央制御装置ＣＰ
Ｕ内の中央制御部ＣＣが主記憶装置（以下。
データ転送は２、チャネル装置−人出力制御装置間に着
目すれば、一般的には複数の入出力制御装置に同時にデ
ータ転送の起動がかけられるブロックマルチプレクスチ
ャネル方式が採用されている。ここでチャネル装置ＤＣ
Ｈは、磁気ディスク装置等の高速入出力装置に対してバ
ーストモードでデータ転送を行うＤＭＡ （Ｄｉｒｅｃ
ｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ ）転送制御部と、複
数の低速入出力装置に対してマルチプレクスモードで時
分割的にデータ転送を行うＤＭＣ（Ｄａｔａ Ｍｕｌｔ
ｉｐｌｅｘ Ｃｏｎｔｒｏｌ ）転送制御部から構成さ
れている。本方式の構成例を第１図に示すＯ 第１図において、データの転送はまず中央制御装置ＣＰ
Ｕ内の中央制御部ＣＣが主記憶装置（以下。
メモリと呼ぶ）ＭＭにチャネル制御語ＣａＷとこのチャ
ネル制御語が格納されているメモリのアドレスを示すチ
ャネルアドレスワードとを設定する。次に中央制御部Ｃ
Ｃの出す入出力命令により、チャネル装置ＤＣＨはチャ
ネルアドレスワードによりチャネル制御語のアドレスを
識別し、これをメモリＭＭから読出す。続いてチャネル
装置ＤＣＨは、チャネル制御語のコマンドコードを解読
してチャネルメモリＣＨＭＭにデータ転送に関する制御
情報（入出力装置番号、データ転送のバイト／ワード数
。
ネル制御語が格納されているメモリのアドレスを示すチ
ャネルアドレスワードとを設定する。次に中央制御部Ｃ
Ｃの出す入出力命令により、チャネル装置ＤＣＨはチャ
ネルアドレスワードによりチャネル制御語のアドレスを
識別し、これをメモリＭＭから読出す。続いてチャネル
装置ＤＣＨは、チャネル制御語のコマンドコードを解読
してチャネルメモリＣＨＭＭにデータ転送に関する制御
情報（入出力装置番号、データ転送のバイト／ワード数
。
データの格納／読出しを行うメモリＭＭの先頭アドレス
等）を格納し１例えばバーストモード転送の入出力装置
Ｉ０５に対するデータ転送であればＤＭＡ転送制御部Ｄ
ＭＡと入出力制御部ＩＯＣ５との間でバーストモード転
送を開始する。またマルチゾレクスモードの入出力装置
Ｉ０１に対するデータ転送であればＤＭＣ転送制御部Ｄ
ＭＣと入出力制御部ＩＯＣＩとの間で転送が開始される
。
等）を格納し１例えばバーストモード転送の入出力装置
Ｉ０５に対するデータ転送であればＤＭＡ転送制御部Ｄ
ＭＡと入出力制御部ＩＯＣ５との間でバーストモード転
送を開始する。またマルチゾレクスモードの入出力装置
Ｉ０１に対するデータ転送であればＤＭＣ転送制御部Ｄ
ＭＣと入出力制御部ＩＯＣＩとの間で転送が開始される
。
一方、メモリＭＭに対するアクセスには中央制御部ＣＣ
によるアクセスとチャネル装置ＤＣＨによるアクセスの
２つがアシ、読出し／書込みのタイミングはメモリ制御
部ＭＭＣで制御する。メモリ制御部ＭＭＣは中央制御部
ＣＣとチャネル装置ＤＣＨによるメモリアクセスの競合
を制御し、一方がメモリアクセスをしている場合は他方
からのメモリアクセスを禁止する。チャネル装置ＤＣＨ
によるデータ転送においては、データ転送終了後中央制
御部ＣＣに対してデータ転送終了の割込みを行う。
によるアクセスとチャネル装置ＤＣＨによるアクセスの
２つがアシ、読出し／書込みのタイミングはメモリ制御
部ＭＭＣで制御する。メモリ制御部ＭＭＣは中央制御部
ＣＣとチャネル装置ＤＣＨによるメモリアクセスの競合
を制御し、一方がメモリアクセスをしている場合は他方
からのメモリアクセスを禁止する。チャネル装置ＤＣＨ
によるデータ転送においては、データ転送終了後中央制
御部ＣＣに対してデータ転送終了の割込みを行う。
本方式において中央制御部ＣＣは、複数の入出力装置に
対して独立に入出力命令を実行することができるが、チ
ャネル装置ＤＣＨ−メモリ制御部ＭＭＣ間のデータ転送
は時分割的に行なわれる。またメモリ制御部ＭＭＣでチ
ャネル装置ＤＣＨ、中央制御部ＣＣからのメモリアクセ
スの競合を制御しているため、複数の装置から同時にメ
モＩＪＭＭをアクセスすることはできない。
対して独立に入出力命令を実行することができるが、チ
ャネル装置ＤＣＨ−メモリ制御部ＭＭＣ間のデータ転送
は時分割的に行なわれる。またメモリ制御部ＭＭＣでチ
ャネル装置ＤＣＨ、中央制御部ＣＣからのメモリアクセ
スの競合を制御しているため、複数の装置から同時にメ
モＩＪＭＭをアクセスすることはできない。
メモリ制御部ＭＭＣ−メモリＭＭ間のメモリアクセスの
タイミングを第２図に示す。図中、ＡＣは中央制御部Ｃ
Ｃによるメモリアクセスを、ＡＤはチャネル装置ＤＣＨ
によるメモリアクセスをそれぞれ示す。図から明らかな
ように９本方式においては１つの装置（中央制御部ｃｃ
、−またけチャネル装置ＤＣＨを介した入出力装置）が
メモリＭＭ’ｌｉアクセスしている間、他の装置はメモ
リＭＭをアクセスすることができないため、高速入出力
装置をチャネル装置ＤＣＨに接続した場合他の入出力装
置に対するチャネル装置ＤＣＨのデータ転送能力が大幅
に低下するという欠点がある。また低速の入出力装置を
複数台接続する場合もチャネル装置ＤＣＨのデータ転送
能力によりチャネル装置ＤＣＨに接続できる入出力装置
数が制約されるという欠点がある。
タイミングを第２図に示す。図中、ＡＣは中央制御部Ｃ
Ｃによるメモリアクセスを、ＡＤはチャネル装置ＤＣＨ
によるメモリアクセスをそれぞれ示す。図から明らかな
ように９本方式においては１つの装置（中央制御部ｃｃ
、−またけチャネル装置ＤＣＨを介した入出力装置）が
メモリＭＭ’ｌｉアクセスしている間、他の装置はメモ
リＭＭをアクセスすることができないため、高速入出力
装置をチャネル装置ＤＣＨに接続した場合他の入出力装
置に対するチャネル装置ＤＣＨのデータ転送能力が大幅
に低下するという欠点がある。また低速の入出力装置を
複数台接続する場合もチャネル装置ＤＣＨのデータ転送
能力によりチャネル装置ＤＣＨに接続できる入出力装置
数が制約されるという欠点がある。
本発明は以上のような欠点を解消しようとする（５）
ものであシ、メモリＭＭを複数の領域に分割し。
分割した各領域毎に中央制御部ＣＣおよびチャネル装置
ＤＣＨからのメモリアクセスの競合を制御するためのメ
モリ制御部を設置し、チャネル装置ＤＣＨに分割した各
メモリ領域に対応してデータ転送制御部を設置し、入出
力制御装置には複数の系に対応する入出力インタフェー
ス部を設置し、しかも各メモリ制御部について中央制御
部ＣＣからの制御信号によシ各装置（中央制御部ＣＣ，
チャネル装置ＤＣＨ等）からの゛メモリアクセス信号（
メモリアドレス信号、データ信号、リード／ライト信号
等）を任意に選択設定できるダート回路を設置すること
により分割されたメモリ領域単位の同時アクセスができ
るようにし、加えてチャネル装置ＤＣＨのデータ転送制
御部の障害を中央制御部ＣＣで検出した場合、障害のデ
ータ転送制御部に切換えて他のデータ転送制御部からア
クセスできるようなメモリ制御方式を提供するものであ
る。
ＤＣＨからのメモリアクセスの競合を制御するためのメ
モリ制御部を設置し、チャネル装置ＤＣＨに分割した各
メモリ領域に対応してデータ転送制御部を設置し、入出
力制御装置には複数の系に対応する入出力インタフェー
ス部を設置し、しかも各メモリ制御部について中央制御
部ＣＣからの制御信号によシ各装置（中央制御部ＣＣ，
チャネル装置ＤＣＨ等）からの゛メモリアクセス信号（
メモリアドレス信号、データ信号、リード／ライト信号
等）を任意に選択設定できるダート回路を設置すること
により分割されたメモリ領域単位の同時アクセスができ
るようにし、加えてチャネル装置ＤＣＨのデータ転送制
御部の障害を中央制御部ＣＣで検出した場合、障害のデ
ータ転送制御部に切換えて他のデータ転送制御部からア
クセスできるようなメモリ制御方式を提供するものであ
る。
本発明は、メモリを複数の領域に分割し複数の装置（中
央制御部ＣＣ，チャネル装置ＤＣＨ等）か（６） らのメモリ制御信号の競合を監視しある装置がメモリア
クセスをしている間は他の装置からのメモリアクセスを
禁止してメモリアクセスを制御するメモリ制御部を各メ
モリ領域単位に設置し、また中央制御部ＣＣからの制御
信号により特定の装置（中央制御部ＣＣ，チャネル装置
ＤＣＨ等）からのメモリ制御の信号線を任意のメモリ領
域のメモリ制御部に接続するだめのダート回路と、メモ
リに対する入出力ポートを少なくとも２つ有し、チャネ
ル制御語ＣａＷにより指定される入出カニリア（出力デ
ータの格納されているメモリ領域、または入力データを
格納するメモリ領域）を識別してメモリに対する入出力
ポートを選択してデータ転送を行なうチャネル装置と、
複数の入出力インタフェース部を有し、どれか１つの系
でデータ転送が行われている間は他系からのアクセスを
禁止する入出力制御装置とを備えたことを特徴とする。
央制御部ＣＣ，チャネル装置ＤＣＨ等）か（６） らのメモリ制御信号の競合を監視しある装置がメモリア
クセスをしている間は他の装置からのメモリアクセスを
禁止してメモリアクセスを制御するメモリ制御部を各メ
モリ領域単位に設置し、また中央制御部ＣＣからの制御
信号により特定の装置（中央制御部ＣＣ，チャネル装置
ＤＣＨ等）からのメモリ制御の信号線を任意のメモリ領
域のメモリ制御部に接続するだめのダート回路と、メモ
リに対する入出力ポートを少なくとも２つ有し、チャネ
ル制御語ＣａＷにより指定される入出カニリア（出力デ
ータの格納されているメモリ領域、または入力データを
格納するメモリ領域）を識別してメモリに対する入出力
ポートを選択してデータ転送を行なうチャネル装置と、
複数の入出力インタフェース部を有し、どれか１つの系
でデータ転送が行われている間は他系からのアクセスを
禁止する入出力制御装置とを備えたことを特徴とする。
次に本発明の実施例について第３図〜第６図により説明
する。
する。
本実施例においては第３図のごとくメモリＭＭのメモリ
領域を２つに分割した場合について示す。
領域を２つに分割した場合について示す。
２つに分割した各メモリ領域をメモリ領域Ａ、メモリ領
域Ｂとする。また各メモリ領域に対応し。
域Ｂとする。また各メモリ領域に対応し。
各メモリ領域に対するリード／ライト信号を制御するメ
モリ制御部を、メモリ制御部ＭＭＣＡ 、メモリ制御部
ＭＭＣＢとする。チャネル装置ＤＣＨ内部のデータ転送
制御部（ＤＭＣ転送またはＤＭＡ転送の制御部） ＤＴ
ＣＡ 、 ＤＴＣＢのメモリ制御信号線、データ信号線
を各メモリ制御部ＭＭＣＡ 、 ＭＭＣＨに切換え接続
するためのダート回路をダート回路ＧＡＴＥ Ａ 。
モリ制御部を、メモリ制御部ＭＭＣＡ 、メモリ制御部
ＭＭＣＢとする。チャネル装置ＤＣＨ内部のデータ転送
制御部（ＤＭＣ転送またはＤＭＡ転送の制御部） ＤＴ
ＣＡ 、 ＤＴＣＢのメモリ制御信号線、データ信号線
を各メモリ制御部ＭＭＣＡ 、 ＭＭＣＨに切換え接続
するためのダート回路をダート回路ＧＡＴＥ Ａ 。
ダート回路ＧＡＴＥ Ｂとする。
本実施例におけるデータ転送の手順は次の通シである。
中央制御部ＣＣはデータ転送を行う各入出力装置ＩＯ１
〜ＩＯ５についてチャネル制御語をメモリ上に設定し、
チャネルアドレスワードＣＡＷにチャネル制御語αＷの
メモリアドレスを格納して入出力命令５ＴＡＲＴ Ｉｌ
ｏを実行する。
〜ＩＯ５についてチャネル制御語をメモリ上に設定し、
チャネルアドレスワードＣＡＷにチャネル制御語αＷの
メモリアドレスを格納して入出力命令５ＴＡＲＴ Ｉｌ
ｏを実行する。
第４図は入出力装置ＩＯ１〜ＩＯ５についてデータ転送
を行う場合を示す。この例では、チャネル制御語ＣＣＷ
１ 、 ＣＣＶ ３ 、 ＣＣＷ ４に対するデータ
エリアとしてメモリ領域Ａを使用し、チャネル制御語Ｃ
ＣＷ ２ 、 ＣＣＷ ５に対するデータエリアとして
メモリ領域Ｂを使用した場合である。
を行う場合を示す。この例では、チャネル制御語ＣＣＷ
１ 、 ＣＣＶ ３ 、 ＣＣＷ ４に対するデータ
エリアとしてメモリ領域Ａを使用し、チャネル制御語Ｃ
ＣＷ ２ 、 ＣＣＷ ５に対するデータエリアとして
メモリ領域Ｂを使用した場合である。
まず中央制御部ＣＣは入出力命令５ＴＡＲＴ Ｉ１０１
００■）によシチャネル装置ＤＣＨを起動する。入出力
命令５ＴＡＲＴ Ｉｌｏにより起動されたチャネル装置
ＤＣＨは、中央制御部ＣＣの処理動作とは独立にメモリ
上のチャネルアドレスワードＣＡＷを読出しく■）、チ
ャネルアドレスワードＣＡＷにより指定されたチャネル
制御語ＣｃＷを読出しく■）、チャネルメモリＣ）ＩＭ
ＭにチャネルワードＣＨＷ （データエリアのアドレス
に関する情報、制御命令、入出力≠＝チデータ長の情報
等）をセットしく■）、入出力装置Ｉ０１の入出力制御
装置ＩＯＣＩにデータ転送動作指示を行う（■）、この
際チャネル装置ＤＣＨはチャネルワードＣＨｗに設定さ
れたデータエリアのアドレス情報によりデータ転送を行
うデータエリアがメモリ領域Ａであることを識別すると
、メモリ制御部ＭＭＣＡに接続されたＡ系のバスによシ
入出力制御装置ＩＯＣにデータ転送指示を行う。データ
転（９） 送指示をＡ系パスで受けた入出力制御装置ＩＯＣは。
００■）によシチャネル装置ＤＣＨを起動する。入出力
命令５ＴＡＲＴ Ｉｌｏにより起動されたチャネル装置
ＤＣＨは、中央制御部ＣＣの処理動作とは独立にメモリ
上のチャネルアドレスワードＣＡＷを読出しく■）、チ
ャネルアドレスワードＣＡＷにより指定されたチャネル
制御語ＣｃＷを読出しく■）、チャネルメモリＣ）ＩＭ
ＭにチャネルワードＣＨＷ （データエリアのアドレス
に関する情報、制御命令、入出力≠＝チデータ長の情報
等）をセットしく■）、入出力装置Ｉ０１の入出力制御
装置ＩＯＣＩにデータ転送動作指示を行う（■）、この
際チャネル装置ＤＣＨはチャネルワードＣＨｗに設定さ
れたデータエリアのアドレス情報によりデータ転送を行
うデータエリアがメモリ領域Ａであることを識別すると
、メモリ制御部ＭＭＣＡに接続されたＡ系のバスによシ
入出力制御装置ＩＯＣにデータ転送指示を行う。データ
転（９） 送指示をＡ系パスで受けた入出力制御装置ＩＯＣは。
データ転送完了までＢ系パスを切離し、Ａ系バスによシ
データ制御信号の入出力を行う。メモリ領域Ｂのデータ
エリアに対するデータ転送の場合も同様である。
データ制御信号の入出力を行う。メモリ領域Ｂのデータ
エリアに対するデータ転送の場合も同様である。
チャネル装置ＤＣＨのチャネル制御部ＣＨＣは、チャネ
ルワードＣＨＷで指定されるデータエリアがメモリ領域
Ａ、Ｈのいずれであるかを識別し、メモリ領域Ａ（また
はＢ）のデータエリアに対するデータ転送が実行中でも
、メモリ領域Ｂに対するデータ転送が行われていなけれ
ば、メモリ領域Ｂに対するデータ転送を行う。第４図の
例では、チャネル制御語ｃＣｗ１の実行によシメモリ領
域ＡのデータエリアＤＡＩにおいてデータ転送中でもメ
モリ領域Ｂに対するデータ転送が行われていなければ、
データエリアＤ Ａ ２ ｍデータエリアＤＡ５に対応
するチャネル制御語ｃＣｗ２ 、 ＣＣＷ ５によるデ
ータ転送を開始する。
ルワードＣＨＷで指定されるデータエリアがメモリ領域
Ａ、Ｈのいずれであるかを識別し、メモリ領域Ａ（また
はＢ）のデータエリアに対するデータ転送が実行中でも
、メモリ領域Ｂに対するデータ転送が行われていなけれ
ば、メモリ領域Ｂに対するデータ転送を行う。第４図の
例では、チャネル制御語ｃＣｗ１の実行によシメモリ領
域ＡのデータエリアＤＡＩにおいてデータ転送中でもメ
モリ領域Ｂに対するデータ転送が行われていなければ、
データエリアＤ Ａ ２ ｍデータエリアＤＡ５に対応
するチャネル制御語ｃＣｗ２ 、 ＣＣＷ ５によるデ
ータ転送を開始する。
メモリ領域Ａに対する中央制御部ＣＣおよびチャネル装
置ＤＣＨのデータ転送制御部ＤＴＣＡからの（１０） メモリアクセスの競合は、メモリ制御部ＭＭＣＡで監視
制御し、メモリ領域Ｂに対する中央制御部ＣＣおよびチ
ャネル装置ＤＣＨのデータ転送制御部ＤＴＣＢからのメ
モリアクセスの競合はメモリ制御部ＭＭＣＢで制御する
。以上によシ異なるメモリ領域のデータエリアに対する
データ転送は同時に実行することができる。このような
制御は、メモリＭＭが３つ以上の複数に分割される場合
でも同様に実現できることは言うまでもない。
置ＤＣＨのデータ転送制御部ＤＴＣＡからの（１０） メモリアクセスの競合は、メモリ制御部ＭＭＣＡで監視
制御し、メモリ領域Ｂに対する中央制御部ＣＣおよびチ
ャネル装置ＤＣＨのデータ転送制御部ＤＴＣＢからのメ
モリアクセスの競合はメモリ制御部ＭＭＣＢで制御する
。以上によシ異なるメモリ領域のデータエリアに対する
データ転送は同時に実行することができる。このような
制御は、メモリＭＭが３つ以上の複数に分割される場合
でも同様に実現できることは言うまでもない。
第３図、第４図の構成におけるデータ転送のタイミング
を第５図に示す。
を第５図に示す。
第５図において、同じメモリ領域に対する同時アクセス
はないが、異なるメモリ領域に対しては同時にアクセス
可能であシ、データ転送能力が高くなることがわかる。
はないが、異なるメモリ領域に対しては同時にアクセス
可能であシ、データ転送能力が高くなることがわかる。
図中、Ａ（Ｂ）は中央制御部ＣＣによるメモリ領域Ａ（
Ｂ）部のアクセスを。
Ｂ）部のアクセスを。
Ａ／ （Ｂｌ ）はチャネル装置ＤＣＨによるメモリ領
域Ａ（Ｂ）部のアクセスを示す。
域Ａ（Ｂ）部のアクセスを示す。
なおメモリアクセス方式が同じであれば、一般の入出力
装置を接続してメモリを同時アクセスすることも可能で
ある。
装置を接続してメモリを同時アクセスすることも可能で
ある。
また第３図において、チャネル装置ＤＣＨ内のデータ転
送制御部ＤＴＣＡ （ｔたはＤＴＣＢ ）に障害が発生
した場合、中央制御部ＣＣはダート回路ＧＡＴＥＡ（ま
たはＧＡＴＥ Ｂ ）を切換えてデータ転送制御部ＤＴ
ＣＢ （またはＤＴＣｐ、 ）のデータ制御線をメモリ
制御部ＭＭＣＡ （またはＭＭＣＢ ）に接続する。同
時に中央制御部ＣＣは、チャネル装置ＤＣＨ内のチャネ
ル制御部ＣＨＣにデータ転送制御部ＤＴＣＡ （または
ＤＴＣＢ ）のメモリ制御部ＭＭＣからの切離しを通知
する。これ以後チャネル制御部ＣＨＣは、データ転送の
起動指示をデータ転送制御部ＤＴＣＢ （またはＤＴＣ
Ａ ）を使用して行ない、以後のデータ転送はＢ系（ま
たはＡ系）のバスを介して行われる。
送制御部ＤＴＣＡ （ｔたはＤＴＣＢ ）に障害が発生
した場合、中央制御部ＣＣはダート回路ＧＡＴＥＡ（ま
たはＧＡＴＥ Ｂ ）を切換えてデータ転送制御部ＤＴ
ＣＢ （またはＤＴＣｐ、 ）のデータ制御線をメモリ
制御部ＭＭＣＡ （またはＭＭＣＢ ）に接続する。同
時に中央制御部ＣＣは、チャネル装置ＤＣＨ内のチャネ
ル制御部ＣＨＣにデータ転送制御部ＤＴＣＡ （または
ＤＴＣＢ ）のメモリ制御部ＭＭＣからの切離しを通知
する。これ以後チャネル制御部ＣＨＣは、データ転送の
起動指示をデータ転送制御部ＤＴＣＢ （またはＤＴＣ
Ａ ）を使用して行ない、以後のデータ転送はＢ系（ま
たはＡ系）のバスを介して行われる。
これによシ、データ転送制御部の一系が障害となった場
合でも他系を使用して第１図の構成例の場合と同等のデ
ータ転送は行なえる。
合でも他系を使用して第１図の構成例の場合と同等のデ
ータ転送は行なえる。
第６図はデータ転送制御部Ａが障害となった場合の接続
を示す。
を示す。
本発明は以上に説明したように、主記憶装置のメモリ領
域を複数に分割して分割メモリ領域毎にメモリ制御部を
設置し、チャネル装置にはメモリに対して独立にアクセ
スできる入出力ポートを設置することによシ、領域の異
なるメモリに対する同時アクセスを可能にしてメモリの
使用効率を高め、データの高速転送を可能にする等の効
果が得られる。
域を複数に分割して分割メモリ領域毎にメモリ制御部を
設置し、チャネル装置にはメモリに対して独立にアクセ
スできる入出力ポートを設置することによシ、領域の異
なるメモリに対する同時アクセスを可能にしてメモリの
使用効率を高め、データの高速転送を可能にする等の効
果が得られる。
第１図は従来のメモリ制御方式の例であシ、そのデータ
転送のタイムチャートを第２図に示す。 第３図は本発明の一実施例を示し、メモリーチャネル装
置−人出力制御装置間の制御方式を第４図に、データ転
送のタイムチャートを第５図に示す。 第６図は第３図において片系障害時に他系に切替えた場
合の接続を示す。 ＣＰＵ・・・中央処理装置、ＣＣ・・・中央制御部、
ＭＭＣ・・・メモリ制御部、ＭＭ・・・主記憶装置、
ＤＣＨ・・・チャネル装置、 ＣＨＣ・・・チャネル制
御部、 ＣＨＭＭ・・・チャネルメモＩＪ Ｉ ＤＭＡ
・・・ＤＭＡ制御部、 ＤＭＣ・・・ＤＭＣ制御部。 ＧＡＴＥ Ａ 、 ＧＡＴＥ Ｂ・・・デート回路、ｌ
０ＣＩ〜ＩＯＣ５・・・入出力制御装置、■０１〜ＩＯ
５・・・入出力装置、ＤＴＣＡ 、 ＤＴＣＢ・・・デ
ータ転送制御部。
転送のタイムチャートを第２図に示す。 第３図は本発明の一実施例を示し、メモリーチャネル装
置−人出力制御装置間の制御方式を第４図に、データ転
送のタイムチャートを第５図に示す。 第６図は第３図において片系障害時に他系に切替えた場
合の接続を示す。 ＣＰＵ・・・中央処理装置、ＣＣ・・・中央制御部、
ＭＭＣ・・・メモリ制御部、ＭＭ・・・主記憶装置、
ＤＣＨ・・・チャネル装置、 ＣＨＣ・・・チャネル制
御部、 ＣＨＭＭ・・・チャネルメモＩＪ Ｉ ＤＭＡ
・・・ＤＭＡ制御部、 ＤＭＣ・・・ＤＭＣ制御部。 ＧＡＴＥ Ａ 、 ＧＡＴＥ Ｂ・・・デート回路、ｌ
０ＣＩ〜ＩＯＣ５・・・入出力制御装置、■０１〜ＩＯ
５・・・入出力装置、ＤＴＣＡ 、 ＤＴＣＢ・・・デ
ータ転送制御部。
Claims (1)
- （１） メモリを複数の領域に分割し、少なくとも２
つの装置（中央制御部、チャネル装置等）からの上記メ
モリに対する制御信号（メモリアドレス信号、データ信
号、リード／ライト信号等）の競合を監視し競合せぬよ
う制御信号を選択してメモリアクセスを行うメモリ制御
部を上記分割したメモリ領域単位に設置し、また上記各
装置からのメモリ制御の信号線を任意のメモリ領域のメ
モリ制御部に接続するためのダート回路と、メモリに対
する入出力ポート（メモリアドレス信号、データ信号、
リード／ライト信号、メモリに対するリード／ライト要
求信号等を含む）を少なくとも２つ有し、チャネル制御
語により指定されるデータの入出カニリア（出力データ
の格納されているメモリ領域、または入力データを格納
するメモリ領域）を識別してメモリに対する入出力ポー
トを選択してデータ転送を行うチャネル装置と、複数の
入出力インタフェース部を有し、複数の系からアクセス
可能で任意の１系からアクセスされている場合は他系か
らのアクセスを禁止する入出力制御装置とを備えたこと
を特徴とする同時アクセス可能なメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1552883A JPS59142655A (ja) | 1983-02-03 | 1983-02-03 | 同時アクセス可能なメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1552883A JPS59142655A (ja) | 1983-02-03 | 1983-02-03 | 同時アクセス可能なメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59142655A true JPS59142655A (ja) | 1984-08-15 |
Family
ID=11891305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1552883A Pending JPS59142655A (ja) | 1983-02-03 | 1983-02-03 | 同時アクセス可能なメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59142655A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1403772A1 (en) * | 2002-09-30 | 2004-03-31 | Telefonaktiebolaget L M Ericsson (Publ) | Method and memory controller for scalable multi-channel memory access |
| KR100426945B1 (ko) * | 1999-12-16 | 2004-04-13 | 엘지전자 주식회사 | 교환기에서 메모리 억세스 시스템 |
| WO2004029816A3 (en) * | 2002-09-30 | 2004-08-12 | Ericsson Telefon Ab L M | Method and memory controller for scalable multi-channel memory access |
| US20090132847A1 (en) * | 2007-11-21 | 2009-05-21 | Fujitsu Limited | Information processing apparatus having memory clock setting function and memory clock setting method |
-
1983
- 1983-02-03 JP JP1552883A patent/JPS59142655A/ja active Pending
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