JPS59146090A - Ｘ−ｙドツトマトリクス表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 この発明はＸ−Ｙドットマ１−リクス表示装置に関し、
特に表示画面が大きい複数分割並朝駆！！Ｉｔ型のＸ−
Ｙドツトマトリクス表示装置に関Ｊる。

発明の背景 Ｘ−Ｙマトリクスのダイナミック駆１ＰＪＪで線順次走
査方式というものがある。これは、第１図のＸ゛−Ｙ電
極（Ｘ−Ｙマトリクス画面）１において、Ｘ電極を上か
ら順に、ずなわちＸＩからＸ　、へと順に時分割で自動
的に走査していき、各Ｘ電極が選択された時点で、各Ｘ
電極ごとに、そのＸ電極上のＹ電極データ、すなわちオ
ンまたはオンデータをＹ電ＩｆｉＹ、ないしＹＭに一度
に加えることにより表示を１行ごとに行ない画面を形成
づる方式第２図は１１図のＸ電極およびＹ電極に与えら
れる信号のタイミング図である。第１図および第２図を
参照して、第１図の動作を簡単に説明づる。

Ｘ電極の走査信号は、１／Ｎデコー−ティのパルスＳを
シフトレジスタ２レニ入れ、クロックパルスＣＰ１でシ
フトすることで得られる。そして、うッヂ回路３がクロ
ックパルスＣＰ２のタイミングでシフトレジスタ２の内
容を小刻みに読出し、Ｘ電極に与える。

ＸＮ極各ライン上の表示データ、すなわちＹ電極データ
は、シフトレジスタ４に入力されたシリアル入力データ
ＤＩをタロツクパルスＣＰ２でシフトし、ラッチ回路５
においてクロックパルスＣＰ１でラッチすることで、Ｙ
電極Ｙ１ないしＹＭに一度に加えることができる。

ところで、これら各信号の周波数ｒｃｐ＋、ｆＯＰ　２
＋　’ＳとＸ電極を走査する繰返し周波数ｔＦＬＭとの
間には、 ｆｒｔ、Ｍ＝ｒ −ｔ　ｃ　ｐ　＋　／Ｎ　　　（Ｎ：Ｘ電極数）＝ｆ　
ＣＰ　２７Ｍ−Ｎ　　（Ｍ　：　Ｙ電極数）の関係が成
り立っている。ここで、繰返し周波数ｆＦＬｎは、人の
目にフリッカ現象の生じない程度の３５１２以上が必要
とされる。今仮に、表示画面の大きさが、 Ｎ＝６４．Ｍ−４８０ の大きな表示画面とすると、 ［「Ｌ門≧３５ にするためには、（１）式より ｒ　ＣＰ　２　；ｉ：、　１　、０７ＭＨ２となってし
まう。ところが、ＩＭｆ−（ｚ以上になると、一般にＸ
ＹマトリクスドライバしｓＩくたとえば、ＬＣＤドツト
マトリクスのドライバの場合、ＬＨ５００６，ＨＤ４４
１００など）（１）４ｔＡ’ｌＡをｉ−バーしてしまう
。

そこで、このような大画面の場合、表示画面を分割した
、たとえば２画面の並列表示として駆動することにより
周波数を下げることは、周知のところである。

第３図は、上述のように表示画面を分割して、２画面の
並列表示として駆動する場合の、Ｘ−Ｙマトリクス画面
１′に与えられる信号の流れを示すブロック図である。

また、第４図は、第３図のブロック図の信号のタイミン
グ図である。第３図においても、上述の第１図と同様に
、Ｘ−Ｙマトリクス画面１′のＸ電極の走査信＠は、１
／ＮデユーテイのパルスＳをシフトレジスタ２に入れ、
クロックパルスＣＰ　１でシフトすることによって得ら
れる。一方、Ｘ電極各うイン上の表示データ、ずなわら
Ｙ電ｌｉデータは、画面上半分を表示するシリアル人力
γ−夕Ｄｌｌおよび画面Ｆ半分を表示するシリアル入力
データ０１２とに分かれており、各シリアル入力データ
Ｄ１１．ＤＩ２は、それぞれシフｌ−レジスタ６．８に
おいて、クロックパルスＣＰ２で転送され、ラッチ回路
７，９でクロックパルスＣＰ１によってラッチされる。

そして、それぞれＹ？’ｆｆ極に一度に加えられる。

それゆえ、このようにたとえば２分割画面にした場合、
シリアル入力データがＤＩＩとＤＩ２の２つ必要となる
。これは言い換えれば、入力データＤＩＩおよびＤＩ２
を供給するための外部回路が、別々に必要となるという
ことである。つまり、第５図に示すように、上下の半画
面ごとに対応するメモリからのたとえば８ビツトデータ
を、別々にそれぞれのデータバスを介して、パラレル／
シリアル変換しなければならないという欠点があつたの
である。

発明の目的 それゆえに、この発明の目的は、表示画面が大きい複数
分割並列駆動型のＸ−Ｙドツトマトリクス表示装置にお
いて、回路の単純化および小型化を可能にした装置を提
供することである。

発明の要約 この発明は、簡単に言えば、Ｘ−Ｙ電極マトリクスを線
順次に駆動するドラ１ヘマトリクス表示装置であって、
表示画面を複数画面に分割して表示するものにおいて、
それぞれの画面の表示のためのデータ信号を別々のデー
タバスではなく共通のデータバス上に載せることにより
、データバスおよびパラレル／シリアル変換器の共通化
による回路の単純化を可能にしたＸ−Ｙドツトマトリク
ス表示装置である。

この発明の上述の目的と特徴は、以下の図面を参照して
行なう一実施例の説明から一層明らかとなろう。

実施例の説明 第６図（ま、この発明の一実施例のブロック図であり、
この実施例の特徴部がよく表わされている。

すなわら、表示すべき画面データが記憶された画面−ア
ータメ七りとパラレル７・′シリアルコンバータ１８と
が共通のデータバス１７で接続されてし入る。

そしＣ１画面データメモリ１６のデータはデータバスコ
ア上に−・フルチブレクスされ、パラレル／シリアル−
」ンバータ１８でパラレル７・′シリアル変換されたｉ
Ｍ、ｆ−ンルチブレクナ１９に送られる。デマルチプレ
クサ１９では、シリアル変換データが、上半画面のデー
タＤ　Ｉ　’１と下側面のデータｌ）　Ｉ　２とに９阿
される。

この分離された各データＤ１１およびＤＩ２＋よ、第３
図に示す−Ｊ二うに、それぞれジノｌ−レジスタ６およ
びシフトレジスタ９へと送られる。その後の動作は、第
３図において説明したと同様になさｇる。

この実施例のように、画面データメモリ１６ｈ）らまず
共通のｊ゛−タバス１７によってデータを取出し、パラ
レル、／′シリアルｌコンバータ１Ｂ−Ｃノくラレル／
′シリアル変挽することにより、たとえＩＪε３ビット
データバスおよびパラレル／シリアルコンバータが共通
化でき、回路の簡略化が図れる。。

次に、第７図に従来の装置のより具体的な回ｒ８を示し
、第８図にはこの発明の一実施例の具体的な回路であっ
て、第７図に対応したものを示−す。

さらに、第９図には、第７図の従来装置の信号のタイミ
ング図を示し、第１０図には第８図σ）こσ）発明の一
実施例の装置の信号のタイミング図を庁（す。

第８図および第１０図を参照して、この一実施例の装Ｕ
の動作について、Ｊ：り具体的に説明する。

画面データメモリ１６（第６図）から共通のう゛−タバ
ス１７（第６図）上にマルチブレクスさ４ｔたデータＤ
Ｂａ〜７はパラレル、／シリアル」ンノ＼−タ１８でシ
リアルデータに変換される。す゛なわら、マルチプレク
スされた８ピッ１〜信号Ｄ　Ｂ　１１％？　ｆＪノ〈ラ
レル／シリアル」ンバータ１８で、信号ａＯ＝Ｚによっ
てビット選択されることにより、シリアルデータに変換
される。このシリアルデータに変換された信Ｂが、Ｚ′
〔ある。変換されだイ９＠）ｔよ、イれ−ぐれＤフリツ
フ゛フ日ツフ゛２２およびＤノリツブ−ノ１］ツブ２３
のＤ端子に怖えられる。これらＤノリツブ’　７　ｒ−
１ツブ２２および２３の他方入力端子には、］−記シリ
アル変換デ〜りの切換わるのと同に周期のりＬ１ツクパ
ルスＣ（〕２が与えられている。

１１なわら、クロックパルスＣＰ　２はインバータ２５
を介してＤ２ノリツブノロツブ２２の他方入力端子に与
えられ、り［１ツクパルスＣ［〕２は直接ノリツブフロ
ップ２３３の他方入力端子は−与えられている。それゆ
え、りＩ〕ＪンクパルスＣ１〕２の立下がりと立上がり
とで、信号Ｚを１〕フリツプフロツプ２２．２３１こよ
りラッチすると、それぞれ信号Ｄ１１′および［〕Ｉ２
が１４られる。さら（二、この信号１）　ｌ　ｉ　’　
　を１）−ノリツブフ［二１ツブ２４のＤ端子ｔこちえ
、クロックパルスＣＰ２のＸ：ｌ下がり℃ラッチさせる
と、イに号Ｄ１１が得られる。よって、画面データメし
り（第６図）から出力されたデータは、ぞれぞ１１，１
−半ｉｉ！ｉｉ面および下半画面のＹ電極に与えるシリ
アルデータに分離−４ることができる。

なお、上記各実施例の説明におい−Ｃは、画面の分割は
」二十２分割としたが、これに限られることなく、たと
えば３分割、４分割やそれ以」−の分割を行ない、並列
駆動を覆る場合であっても、この発明を適用することが
できる。ｔ　ｆＪ、わら、多分割並列駆動をする場合に
おいても、データバスおよびパラレル／シリアルコンバ
ータの共通化が可能である。

発明の効果 以上のように、この発明によれば、複数分割並列駆動型
Ｘ−Ｙドッｌヘマ１ヘリクス表示表示転置いて、それぞ
れの画面表示のためのデータ信号を画面データメモリか
ら共通のバスで取出し、共通のパラレル７／シリアル変
換器によって信号変換をづるようにしたため、データバ
スおよびパラレル／シリアル変換器の共用化が図れ、回
路の単純化および簡易化が図れる。また、この回路を１
ヂツゾに集積して納める場合、チップパッケージの端子
数を少なくできるという効果も有する。

【図面の簡単な説明】

第１図はこの発明の背切どなるＸ　−、Ｙドラｌ−マト
リクス表示装置の表示部ブ［」ツク図である。 第２図は第１図に示Ｊブロック図の信号のタイミング図
である。 第３図は２分割並列駆動方式のＸ　−ＹドッＩヘマトリ
クス表示装置の表示部ブロック図である。 第４図は第３図に示すブロック図の信号のタイミング図
であるっ 第５図は従来装置のブロック図であり、第３図に示が表
示部に信号りｔ”ｔえる回路ブロック図である。 第６図はこの発明の一実施例の信号変換回路のブロック
図である。 第７図は第５図に示すブ［１ツク図の具体的な回路ブロ
ック図である。 第８図は第６図に示すこの発明の一実施例のブロック図
のより具体的な回路ブロック図である。 第９図は第７図に示す回路の信号のタイミング図である
。 第１０図は第８図に示す回路ブロック図の信号のタイミ
ング口である。 図において、１はＸ−Ｙマトリクス画面、２゜４はジッ
ト１ノジスタ、３．５はラッチ回路、１（３は画面デー
タメモリ、１７はデータバス、１８ｆよパーンレル／′
シリアルコンバータ、１９はデマルブブ１ノクサ、２２
，２３．２４はＤノリップノ［１ツブを示す。

Claims (1)

1. 【特許請求の範囲】 Ｘ−Ｙ電極７１ヘリクスを線順次に駆動するドラ１−フ
   トリクス表示装置であって、表示画面を複数画面に分割
   して表示するものにおいて、表示すべき画面データを記
   憶する画面デルタメモリと、 前記メモリの画面データをパラレル／シリアル変換づる
   ｌζめの変換器とを備え、 前記画面データメ′Ｌりと前記変換器との間は単一のバ
   スで接続されでおり、 さらに、前記変換器によって変換されたシリアルデータ
   を前記複数画面に分割表示できるように、該データを前
   記複数個に分離するデマルチプレクサを備えたことを特
   徴とする。、Ｘ−Ｙドツトマトリクス表示装置。