JPS59147535A - オ−トクリア回路 - Google Patents
オ−トクリア回路Info
- Publication number
- JPS59147535A JPS59147535A JP58020630A JP2063083A JPS59147535A JP S59147535 A JPS59147535 A JP S59147535A JP 58020630 A JP58020630 A JP 58020630A JP 2063083 A JP2063083 A JP 2063083A JP S59147535 A JPS59147535 A JP S59147535A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- field effect
- effect transistor
- potential
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、主として論理回路における電源投入直後のリ
セット信号を発生させるための回路、いわゆるオートク
リア回路に関する。
セット信号を発生させるための回路、いわゆるオートク
リア回路に関する。
従来例の構成とその問題点
論理回路においては、使用上あるいはその論理２ページ
回路の試験を行なう上で、電源投入直後に状態記憶回路
の出力をリセットすることが通常行なわれており、これ
を自動的に行なうオートクリア回路が用いられている。
の出力をリセットすることが通常行なわれており、これ
を自動的に行なうオートクリア回路が用いられている。
従来のオートクリア回路の最も単純な構成は、抵抗およ
び容量を主回路電源間に縦続接続した時定数回路であり
、主回路電源の立上り時における抵抗と容量との接続点
電位をクリア信号として利用するものである。この回路
を半導体集積回路化された論理回路に組合わせて利用す
ると、抵抗と容量とによるオートクリア回路は外付けに
なり、部品数ならびに工数の増大になり、回路の簡素化
に逆行する。また、この回路を半導体基板内に組み込ん
で集積回路化すると、チップ面積中に占めるオートクリ
ア回路の面積が大きく、チップコストを高めることにな
り、不経済である。
び容量を主回路電源間に縦続接続した時定数回路であり
、主回路電源の立上り時における抵抗と容量との接続点
電位をクリア信号として利用するものである。この回路
を半導体集積回路化された論理回路に組合わせて利用す
ると、抵抗と容量とによるオートクリア回路は外付けに
なり、部品数ならびに工数の増大になり、回路の簡素化
に逆行する。また、この回路を半導体基板内に組み込ん
で集積回路化すると、チップ面積中に占めるオートクリ
ア回路の面積が大きく、チップコストを高めることにな
り、不経済である。
発明の目的
本発明は、上述のような時定数回路によらず、しかも、
半導体集積回路化に適するオートクリア回路を提供する
ものである。
半導体集積回路化に適するオートクリア回路を提供する
ものである。
３ぺ゛
発明の構成
本発明は、要約すると、第１の電界効果トランジスタの
ドレインおよびゲートを第１の電源に接続し、そのソー
スを第２の電界効果トランジスタのドレインおよびゲー
トに接続し、同第２の電界効果トランジスタのソースに
第３の電界効果トランジスタのドレインおよびインバー
タ入力部を接続し、前記第３の電界効果トランジスタの
ゲートを前記第１の電源に、そのソースを第２の電源に
、それぞれ接続して、前記インバータの出力部に信号を
発生させるオートクリア回路であり、これにより、回路
の集積化が容易で、チップ面積も小さく実現できる。
ドレインおよびゲートを第１の電源に接続し、そのソー
スを第２の電界効果トランジスタのドレインおよびゲー
トに接続し、同第２の電界効果トランジスタのソースに
第３の電界効果トランジスタのドレインおよびインバー
タ入力部を接続し、前記第３の電界効果トランジスタの
ゲートを前記第１の電源に、そのソースを第２の電源に
、それぞれ接続して、前記インバータの出力部に信号を
発生させるオートクリア回路であり、これにより、回路
の集積化が容易で、チップ面積も小さく実現できる。
実施例の説明
第１図は本発明実施例の回路構成である。この回路で、
１〜３はＮ形エンハンスメントタイプの電界効果トラン
ジスタであり、４はインバータである場合について、そ
の動作をのべる。第１図で、電位ｖＤＤを主回路電源の
電圧＋６■とし、電位■ｓｓｆ：Ｏ■とすると、電源投
入時の主回路電源の電位ｖＤＤは、第２図示のような立
上り特性を呈する。そして、これに伴って、第１図中の
各接点Ａ。
１〜３はＮ形エンハンスメントタイプの電界効果トラン
ジスタであり、４はインバータである場合について、そ
の動作をのべる。第１図で、電位ｖＤＤを主回路電源の
電圧＋６■とし、電位■ｓｓｆ：Ｏ■とすると、電源投
入時の主回路電源の電位ｖＤＤは、第２図示のような立
上り特性を呈する。そして、これに伴って、第１図中の
各接点Ａ。
Ｂの電位も、第２図Ａ、Ｂのように変化する○すなわち
、主回路電源の電位■ＤＤがＯＶから順次上昇して、第
１の電界効果トランジスタ１の閾値電圧ｖＴ１に達する
までは、いずれの電界効果トランジスタも導通せず、各
接点Ａ、Ｂば、いずれも初期状態のＯＶである。主回路
電源の電位■ＤＤが第１の電界効果トランジスタ１の閾
値電圧７１１以上になると、この電界効果トランジスタ
１が導通し、接点Ａの電位が上昇し始める。接点Ａの電
位の上昇特性は、主回路電源の電位■ＤＤの上昇とそれ
ぞれの縦続電界効果トランジスタの特性とに依存するが
、同接点Ａの電位が第２の電界効果トランジスタ２の閾
値電圧”Ｔ２に達するまでは、同電界効果トランジスタ
２は導通しない。そして、接点Ａの電位がさらに上昇し
て、第２の電界効果トランジスタ２の閾値電圧■Ｔ２を
こえると、この電界効果トランジスタ２が導通状態にな
り、接点Ｂの電位上昇が始まる。接点Ｂに接続されてい
る第３の６ペーζ・ 電界効果トランジスタ３はそのゲートが主回路電源の電
位ｖＤＤに保たれ、すてに導通状態にあるが、その内部
インピーダンス特性に依存して、接点Ｂの電位が第２図
のＢ特性のように上昇する。そして、接点Ｂにはインバ
ータ４の入力部が結続されているが、このインバータ４
も、入力電圧がその閾値電圧■Ｔ３に達する寸では反転
しない。そこで、インバータ４の出力信号Ｖ。Ｕ、は、
初め、主回路電源の電位ｖＤＤと同じ電位レベルで上昇
し、接点Ｂの電位がインバータ４の閾値電圧ｖＴ３に達
したとき、反転されて、ＯＶになる。かくして、インバ
ータ４の出力信号Ｖ。ｕｔ は、第２図のように、主
回路電源の電圧■ＤＤに依存した三角波（パルス）信号
になる。なお、主回路電源の電位ｖＤＤと他方の電源電
位Ｖｓｓとの間に各電界効果トランジスタ１．２および
３の３個が縦続接続されているため、接点Ａの電位は主
回路電源電位■ＤＤより低く、接点Ｂの電位は上記接点
Ａの電位よりさらに低くなると同時に、電源投入後の同
接点Ｂの電位上昇の傾斜が主回路電源電位ｖＤＤの上昇
傾斜より小さく、６ペーゼ 加えて接点Ｂの立上り点から遅らすことになるので、イ
ンバータ４の出力信号Ｖ。ｕｔは幅の広いノくルであり
、この出力信号Ｖ。ｕｔをオートクリア信号として使う
ことによって、論理回路の状態記憶回路の出力を確実に
リセットすることができる。
、主回路電源の電位■ＤＤがＯＶから順次上昇して、第
１の電界効果トランジスタ１の閾値電圧ｖＴ１に達する
までは、いずれの電界効果トランジスタも導通せず、各
接点Ａ、Ｂば、いずれも初期状態のＯＶである。主回路
電源の電位■ＤＤが第１の電界効果トランジスタ１の閾
値電圧７１１以上になると、この電界効果トランジスタ
１が導通し、接点Ａの電位が上昇し始める。接点Ａの電
位の上昇特性は、主回路電源の電位■ＤＤの上昇とそれ
ぞれの縦続電界効果トランジスタの特性とに依存するが
、同接点Ａの電位が第２の電界効果トランジスタ２の閾
値電圧”Ｔ２に達するまでは、同電界効果トランジスタ
２は導通しない。そして、接点Ａの電位がさらに上昇し
て、第２の電界効果トランジスタ２の閾値電圧■Ｔ２を
こえると、この電界効果トランジスタ２が導通状態にな
り、接点Ｂの電位上昇が始まる。接点Ｂに接続されてい
る第３の６ペーζ・ 電界効果トランジスタ３はそのゲートが主回路電源の電
位ｖＤＤに保たれ、すてに導通状態にあるが、その内部
インピーダンス特性に依存して、接点Ｂの電位が第２図
のＢ特性のように上昇する。そして、接点Ｂにはインバ
ータ４の入力部が結続されているが、このインバータ４
も、入力電圧がその閾値電圧■Ｔ３に達する寸では反転
しない。そこで、インバータ４の出力信号Ｖ。Ｕ、は、
初め、主回路電源の電位ｖＤＤと同じ電位レベルで上昇
し、接点Ｂの電位がインバータ４の閾値電圧ｖＴ３に達
したとき、反転されて、ＯＶになる。かくして、インバ
ータ４の出力信号Ｖ。ｕｔ は、第２図のように、主
回路電源の電圧■ＤＤに依存した三角波（パルス）信号
になる。なお、主回路電源の電位ｖＤＤと他方の電源電
位Ｖｓｓとの間に各電界効果トランジスタ１．２および
３の３個が縦続接続されているため、接点Ａの電位は主
回路電源電位■ＤＤより低く、接点Ｂの電位は上記接点
Ａの電位よりさらに低くなると同時に、電源投入後の同
接点Ｂの電位上昇の傾斜が主回路電源電位ｖＤＤの上昇
傾斜より小さく、６ペーゼ 加えて接点Ｂの立上り点から遅らすことになるので、イ
ンバータ４の出力信号Ｖ。ｕｔは幅の広いノくルであり
、この出力信号Ｖ。ｕｔをオートクリア信号として使う
ことによって、論理回路の状態記憶回路の出力を確実に
リセットすることができる。
発明の効果
本発明によれば、素子数が少なく、捷だ、インバータを
含めて、全ての回路要素を電界効果トランジスタ、たと
えば、絶縁ゲート形電界効果トランジスタによって構成
することにより、半導体集積回路化にあたってチップ面
積に占めるオートクリア回路の面積を極めて小さくでき
る。また、電源の立上り時間とほぼ同等の幅のオートク
リア信号を発生させることができるため、状態記憶回路
のリセットが確実に行なわれ、本発明の効用は真に犬で
ある。
含めて、全ての回路要素を電界効果トランジスタ、たと
えば、絶縁ゲート形電界効果トランジスタによって構成
することにより、半導体集積回路化にあたってチップ面
積に占めるオートクリア回路の面積を極めて小さくでき
る。また、電源の立上り時間とほぼ同等の幅のオートク
リア信号を発生させることができるため、状態記憶回路
のリセットが確実に行なわれ、本発明の効用は真に犬で
ある。
第１図は本発明の実施例回路図、第２図は同回路の動作
タイミング図である。 １．２．３・・・・・・電界効果トランジスタ、４・・
・・・７ベーコ・ インバータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名画
１ 因 第２図
タイミング図である。 １．２．３・・・・・・電界効果トランジスタ、４・・
・・・７ベーコ・ インバータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名画
１ 因 第２図
Claims (1)
- 第１の電果効果トランジスタのドレインおよびゲートを
第１の電源に接続し、そのソースを第２の電界効果トラ
ンジスタのドレインおよびケースに接続し、同第２の電
界効果トランジスタのソースに第３の電界効果トランジ
スタのドレインおよびインバータ入力部を接続し、前記
第３の電界効果トランジスタのゲートを前記第１の電源
に、そのソースを第２の電源に接続して、前記インバー
タの出力部に信号を発生させるオートクリア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020630A JPS59147535A (ja) | 1983-02-10 | 1983-02-10 | オ−トクリア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020630A JPS59147535A (ja) | 1983-02-10 | 1983-02-10 | オ−トクリア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59147535A true JPS59147535A (ja) | 1984-08-23 |
Family
ID=12032548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020630A Pending JPS59147535A (ja) | 1983-02-10 | 1983-02-10 | オ−トクリア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59147535A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718605A (en) * | 1980-07-07 | 1982-01-30 | Kumiai Chem Ind Co Ltd | Stable insecticidal composition |
-
1983
- 1983-02-10 JP JP58020630A patent/JPS59147535A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718605A (en) * | 1980-07-07 | 1982-01-30 | Kumiai Chem Ind Co Ltd | Stable insecticidal composition |
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