JPS59148367A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59148367A JPS59148367A JP58023204A JP2320483A JPS59148367A JP S59148367 A JPS59148367 A JP S59148367A JP 58023204 A JP58023204 A JP 58023204A JP 2320483 A JP2320483 A JP 2320483A JP S59148367 A JPS59148367 A JP S59148367A
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- JP
- Japan
- Prior art keywords
- layer
- substrate
- heat treatment
- impurity
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速、高密度な半導体装置の製造方法に関する
ものである。
ものである。
従来例の構成とその問題点
半導体装置の高速高密度化に伴いたとえばＭＯＳトラン
ジスターでは、ゲート長の縮小化やソース。
ジスターでは、ゲート長の縮小化やソース。
ドレインの拡散層を浅くする為の開発が進められている
。従来一般にソース、ドレイン層の形成にはＡｓ 、
Ｐ 、Ｂ などのイオン注入が用いられているが、
この方法で拡散層を浅くすると、拡散層のシート抵抗や
Ａｌ配線とのコンタクト抵抗が増大しこの為高速化の防
げとなる。
。従来一般にソース、ドレイン層の形成にはＡｓ 、
Ｐ 、Ｂ などのイオン注入が用いられているが、
この方法で拡散層を浅くすると、拡散層のシート抵抗や
Ａｌ配線とのコンタクト抵抗が増大しこの為高速化の防
げとなる。
また最も最近の例では、Ｓｉ基板上に形成されたＭＯや
ｐｔ膜の上からＡｓやＢのイオン注入または高濃度の８
１＋と低濃度のＢ″−のイオン注入の組合わせを行ない
、前記金属−８ｉ基板界面した後、５００°Ｃ〜６００
℃のＨ２雰囲気やＮ２雰囲気中で熱処理してシリサイド
化し、さらにたとえばＭＯの場合５ｉｎ２上に残った未
反応のｌｉｏをＨ２Ｏ２で除去し、８００℃〜１０００
℃の熱処理で低抵抗の浅い拡散層を形成する方法が提案
されている。
ｐｔ膜の上からＡｓやＢのイオン注入または高濃度の８
１＋と低濃度のＢ″−のイオン注入の組合わせを行ない
、前記金属−８ｉ基板界面した後、５００°Ｃ〜６００
℃のＨ２雰囲気やＮ２雰囲気中で熱処理してシリサイド
化し、さらにたとえばＭＯの場合５ｉｎ２上に残った未
反応のｌｉｏをＨ２Ｏ２で除去し、８００℃〜１０００
℃の熱処理で低抵抗の浅い拡散層を形成する方法が提案
されている。
この場合、たとえば厚み４００人のＭＯ上からＳｌを８
５ ＫｅＶ 、 ５ Ｘ １０１５／ｃｒ＆ ティ、ｔ
７注入しテＭＯ−半導体基板界面を混合後、さらにＢ
＋を３ｏＫｅＶ。
５ ＫｅＶ 、 ５ Ｘ １０１５／ｃｒ＆ ティ、ｔ
７注入しテＭＯ−半導体基板界面を混合後、さらにＢ
＋を３ｏＫｅＶ。
５×１０／ｃ！ｒＬでイオン注入し、６００’Ｃ，，２
０分の熱処理を行なうと、Ｍｏ膜厚が薄い為前記界面上
のＭＯが全て反応し、Ｍｏの膜厚の２．６倍程度のシリ
サイド層がほとんど基板上方に持ち上がることなく、形
成される。その後未反応のＭｏをＨ２Ｏ２で除去し、さ
らに１０００℃、２０分の熱処理を行なうと拡散深さく
χコ）″′Ｏ，Ｓμｍ、シート抵抗（ρＳ）々１５Ω／
口の拡散層ができる。旧ヒ０汁こうした方法によれば、
ρＳは０．１μｍ程度のシリサイド層で決定される為１
６Ω／口と低くできる。
０分の熱処理を行なうと、Ｍｏ膜厚が薄い為前記界面上
のＭＯが全て反応し、Ｍｏの膜厚の２．６倍程度のシリ
サイド層がほとんど基板上方に持ち上がることなく、形
成される。その後未反応のＭｏをＨ２Ｏ２で除去し、さ
らに１０００℃、２０分の熱処理を行なうと拡散深さく
χコ）″′Ｏ，Ｓμｍ、シート抵抗（ρＳ）々１５Ω／
口の拡散層ができる。旧ヒ０汁こうした方法によれば、
ρＳは０．１μｍ程度のシリサイド層で決定される為１
６Ω／口と低くできる。
ｘｊはシリサイド層＋拡散層の深さで決定される為０．
３ｉｔｍ程度となりゲート長２μｍぐらいの素子には適
用できるがさらに微細な素子には不満足なものである。
３ｉｔｍ程度となりゲート長２μｍぐらいの素子には適
用できるがさらに微細な素子には不満足なものである。
一方Ｍｏ膜厚をたとえば１００人と薄くしてＳｉ＋を２
０に８Ｖ 、Ｂ＋を１０に６Ｖで５ Ｘ １ｏ”／ｆｆ
ｌ注入すると、ｘ１々○２５μｍと浅くなるが、ρＳや
コンタクト抵抗が３〜４倍に増大する為好寸しくない。
０に８Ｖ 、Ｂ＋を１０に６Ｖで５ Ｘ １ｏ”／ｆｆ
ｌ注入すると、ｘ１々○２５μｍと浅くなるが、ρＳや
コンタクト抵抗が３〜４倍に増大する為好寸しくない。
また前記膜厚４００人のＭＯの場合と同じ条件でＢ＋の
注入エネルギーだけを３０ＫｅＶよりも低くしてイオン
注入後の不純物分布を浅くし、さらに浅いＸｊを形成す
る方法も考えられるが同方法は工程上制御が難しい。
注入エネルギーだけを３０ＫｅＶよりも低くしてイオン
注入後の不純物分布を浅くし、さらに浅いＸｊを形成す
る方法も考えられるが同方法は工程上制御が難しい。
発明の目的
本発明はこのような従来の問題に鑑み、低抵抗でさらに
浅い拡散層を形成することを目的とする。
浅い拡散層を形成することを目的とする。
発明の構成
本発明は、半導体基板上に導電型決定不純物を少なくと
も一部分に含む高融点金属を形成後、たとえばＳ３−な
どをイオン注入して前記高融点金属−半導体基板界面の
混合を行ない、それをシワサイド化後さらに熱処理して
低抵抗で従来よりさらに浅い拡散層の形成を可能とする
ものである。
も一部分に含む高融点金属を形成後、たとえばＳ３−な
どをイオン注入して前記高融点金属−半導体基板界面の
混合を行ない、それをシワサイド化後さらに熱処理して
低抵抗で従来よりさらに浅い拡散層の形成を可能とする
ものである。
実施例の説明
第１図は本発明の実施例を示すものであって第１図ａに
示すごとくたとえば選択酸化層１、ゲート酸化膜２、ｐ
ｏｌｙ Ｓｉゲート３を形成したＮ型シリコン半導体基
板４上に導電型決定不純物たとえばＢ＋などを１０１６
〜１ｏ２０／ｃｄ含んだＭｏ５を４００人形成し、Ｓｉ
＋を８６ＫｅＶ、６Ｘ１０”’／（ｉＹ：注入してＭｏ
６−基板４の界面６の十分な混合を行なう。この方法で
はＭｏ５の不純物が基板中に拡散されるため、次の同図
すに示すとと（ＣＶＤ ５ｉｎ２膜やプラズマＳｉ３Ｎ
４膜などで保護膜７を形成して、たとえば６００°Ｃ，
Ｎ２中、２０分の低温熱処理でシリサイド化してシリサ
イド層８を形成する。
示すごとくたとえば選択酸化層１、ゲート酸化膜２、ｐ
ｏｌｙ Ｓｉゲート３を形成したＮ型シリコン半導体基
板４上に導電型決定不純物たとえばＢ＋などを１０１６
〜１ｏ２０／ｃｄ含んだＭｏ５を４００人形成し、Ｓｉ
＋を８６ＫｅＶ、６Ｘ１０”’／（ｉＹ：注入してＭｏ
６−基板４の界面６の十分な混合を行なう。この方法で
はＭｏ５の不純物が基板中に拡散されるため、次の同図
すに示すとと（ＣＶＤ ５ｉｎ２膜やプラズマＳｉ３Ｎ
４膜などで保護膜７を形成して、たとえば６００°Ｃ，
Ｎ２中、２０分の低温熱処理でシリサイド化してシリサ
イド層８を形成する。
その後保護膜７を除去し未反応のＭｏ５をＮ２０゜系や
ＨＮｏ３系の液で除去する。次に同図Ｃに示すごとく保
護膜９を形成して、たとえば１ｏｏＯ℃。
ＨＮｏ３系の液で除去する。次に同図Ｃに示すごとく保
護膜９を形成して、たとえば１ｏｏＯ℃。
Ｎ２中、２０分の熱処理を行なうと、ρＳｊ’＜１５Ω
／口ｘｉ々ｏ、２４μｍ程度の従来より浅い基板４とＰ
Ｎ接合を形成する拡散層１０が形成できる。この場合、
熱処理温度を低くしたり、熱処理時間を短くすると、ρ
Ｓ々１６Ω／口でさらに浅い拡散層を形成できるととは
言うまでもなく、またＢ＋の濃度が小さいほど浅くなる
ことも言う寸でもないことである。
／口ｘｉ々ｏ、２４μｍ程度の従来より浅い基板４とＰ
Ｎ接合を形成する拡散層１０が形成できる。この場合、
熱処理温度を低くしたり、熱処理時間を短くすると、ρ
Ｓ々１６Ω／口でさらに浅い拡散層を形成できるととは
言うまでもなく、またＢ＋の濃度が小さいほど浅くなる
ことも言う寸でもないことである。
以上の方法によれば、不純物はＭＯから拡散されるだめ
、イオン注入に比べて不要に深くひろがらずより浅い拡
散層を形成することができる。
、イオン注入に比べて不要に深くひろがらずより浅い拡
散層を形成することができる。
第２図は前記従来の最近の例すなわちＳ１＋とＢ＋の２
重イオン注入の具体例として示した方法でシリサイド化
接合を形成した場合（図の×印）と、本発明の上記方法
でシリサイド化接合を形成した場合（図の○印）の比較
で、縦軸にｘｊ、横軸にＢ４−のイオン注入量をとって
いる。この場合ＭＯの膜厚４００への場合について示し
ているのでρＳはどの場合も１５Ω／日前後である。こ
の場合の第１段目の熱処理温度は６００℃、２０分、第
２段目の熱処理温度は１０００℃、２０分である。まだ
Ｓｉ＋のイオン注入量は５Ｘ１０１５／ｆｆｌである。
重イオン注入の具体例として示した方法でシリサイド化
接合を形成した場合（図の×印）と、本発明の上記方法
でシリサイド化接合を形成した場合（図の○印）の比較
で、縦軸にｘｊ、横軸にＢ４−のイオン注入量をとって
いる。この場合ＭＯの膜厚４００への場合について示し
ているのでρＳはどの場合も１５Ω／日前後である。こ
の場合の第１段目の熱処理温度は６００℃、２０分、第
２段目の熱処理温度は１０００℃、２０分である。まだ
Ｓｉ＋のイオン注入量は５Ｘ１０１５／ｆｆｌである。
なお、シリサイド化の為の熱処理温度は４００℃以上で
可能であるが、６００℃前後が制御性や安定性の面で最
適である。
可能であるが、６００℃前後が制御性や安定性の面で最
適である。
壕だ前記第２段目の熱処理もＰ−Ｎ接合が形成できる範
囲の条件なら任意のものでよく、さらにＡｓ やＰ
などその他の導電型決定不純物を用いてもよいのは言う
までもないことである。
囲の条件なら任意のものでよく、さらにＡｓ やＰ
などその他の導電型決定不純物を用いてもよいのは言う
までもないことである。
またＭＯもドープとＭｏ一層以外に、Ｍｏ＋ドープとＭ
ＯやドープとＭＯ＋ＭＯでもよい。
ＯやドープとＭＯ＋ＭＯでもよい。
まだ、ＭＯの膜厚は拡散層のρＳの値に合わせて変化さ
せることができ、膜厚が薄くなった場合、ρＳの値を決
定するシリサイド層の厚さが薄くなル為ρＳが大きくな
るものの、膜中の不純物量が減少する為Ｘｊがさらに浅
くなることは言うまでもないことである。
せることができ、膜厚が薄くなった場合、ρＳの値を決
定するシリサイド層の厚さが薄くなル為ρＳが大きくな
るものの、膜中の不純物量が減少する為Ｘｊがさらに浅
くなることは言うまでもないことである。
発明の効果
以上のように、本発明は従来のイオン注入法のように導
電型決定不純物を半導体基板中に導入することなく、前
記不絶物を高融点金属膜中にだけ分布させた後、混合層
形成の注入を行うため、高融点金層−半導体基板界面の
十分な混合を行なうことができ、かつ熱処理前の不純物
分布を従来のｉ／ｉ法の分布より浅くでき、またρＳを
決定するシリサイド層の厚さも同一にすることができる
ので、低抵抗のままで従来よりも浅い拡散層を得ること
ができる優れた半導体装置の製造方法である。
電型決定不純物を半導体基板中に導入することなく、前
記不絶物を高融点金属膜中にだけ分布させた後、混合層
形成の注入を行うため、高融点金層−半導体基板界面の
十分な混合を行なうことができ、かつ熱処理前の不純物
分布を従来のｉ／ｉ法の分布より浅くでき、またρＳを
決定するシリサイド層の厚さも同一にすることができる
ので、低抵抗のままで従来よりも浅い拡散層を得ること
ができる優れた半導体装置の製造方法である。
第１図ａ ’−ｃは本発明の実施例のＭＯ８ＬＳＩの要
部製造工程断面図、第２図は従来例と本発明実施例のＢ
生性入量と拡散深さＸｊの関係を示した図である。 ４・・・・・・シリコン基板、５・・・・・・不純物を
倉むＭｏ膜、６・・・・・・Ｍｏ膜−シリコン基板界面
、７・・・・・・保護膜、８・・・・・・シリサイド層
、９・・・・・・保護膜、１０・・・・・・拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
部製造工程断面図、第２図は従来例と本発明実施例のＢ
生性入量と拡散深さＸｊの関係を示した図である。 ４・・・・・・シリコン基板、５・・・・・・不純物を
倉むＭｏ膜、６・・・・・・Ｍｏ膜−シリコン基板界面
、７・・・・・・保護膜、８・・・・・・シリサイド層
、９・・・・・・保護膜、１０・・・・・・拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- 一導電型半導体基板上に導電型決定不純物を少なくとも
一部分に含んだ高融点金属膜を形成する工程と、前記高
融点金属す半導体基板界面を含む領域に前記高融点金属
と半導体原子の混合層をつくるようにイオンを注入する
工程と、不活性雰囲気または還元性雰囲気で熱処理して
前記混合層を結晶化する工程と、前記導電型決定不純物
を前記半導体基板内へ拡散させＰ−Ｎ接合を形成できる
熱処理を行なう工程を備えだことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023204A JPS59148367A (ja) | 1983-02-14 | 1983-02-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023204A JPS59148367A (ja) | 1983-02-14 | 1983-02-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59148367A true JPS59148367A (ja) | 1984-08-25 |
Family
ID=12104132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58023204A Pending JPS59148367A (ja) | 1983-02-14 | 1983-02-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148367A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5079180A (en) * | 1988-12-22 | 1992-01-07 | Texas Instruments Incorporated | Method of fabricating a raised source/drain transistor |
| US5510284A (en) * | 1993-08-27 | 1996-04-23 | Sharp Kabushiki Kaisha | Method for manufacturing an asymetric non-volatile memory |
-
1983
- 1983-02-14 JP JP58023204A patent/JPS59148367A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5079180A (en) * | 1988-12-22 | 1992-01-07 | Texas Instruments Incorporated | Method of fabricating a raised source/drain transistor |
| US5510284A (en) * | 1993-08-27 | 1996-04-23 | Sharp Kabushiki Kaisha | Method for manufacturing an asymetric non-volatile memory |
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