JPH02211623A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02211623A JPH02211623A JP3108289A JP3108289A JPH02211623A JP H02211623 A JPH02211623 A JP H02211623A JP 3108289 A JP3108289 A JP 3108289A JP 3108289 A JP3108289 A JP 3108289A JP H02211623 A JPH02211623 A JP H02211623A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は浅い不純物層を有する半導体装置の製造方法に
関する。
関する。
（従来の技術）
近年、コンピューターや通信機器の重要部分には多数の
トランジスタや抵抗等を半導体基板上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ＬＳＩの集積度向上が最近の重要課題の１つであり、Ｌ
ＳＩの基本素子例えば電界効果トランジスタ（ＦＥＴ）
の微細化が必要である。そこでＦＥＴのゲート長を短く
して占有面積を小さくするが、これに伴って閾値電圧を
変えない様にするためソース・ドレイン領域を浅く形成
する事が要求される。この様なＦＥＴを形成する従来方
法を第６図に示して説明する。
トランジスタや抵抗等を半導体基板上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ＬＳＩの集積度向上が最近の重要課題の１つであり、Ｌ
ＳＩの基本素子例えば電界効果トランジスタ（ＦＥＴ）
の微細化が必要である。そこでＦＥＴのゲート長を短く
して占有面積を小さくするが、これに伴って閾値電圧を
変えない様にするためソース・ドレイン領域を浅く形成
する事が要求される。この様なＦＥＴを形成する従来方
法を第６図に示して説明する。
１゛
先で４〜５Ωｃｍの（１００）を主面とするｎ型シリコ
ン基板（１）上にフィールド酸化膜■を形成する。
ン基板（１）上にフィールド酸化膜■を形成する。
この酸化膜■に囲まれた領域にゲート酸化膜（３□）、
ドープした多結晶シリコン層（３□）、硅化タングステ
ン層（３３）及びＳｉＯ□膜（３４）を積層したものを
ゲート電極形状にエツチングで加工し、さらにその側壁
に５ｉｎ２膜（３５）を設けてゲート電極■を形成する
。
ドープした多結晶シリコン層（３□）、硅化タングステ
ン層（３３）及びＳｉＯ□膜（３４）を積層したものを
ゲート電極形状にエツチングで加工し、さらにその側壁
に５ｉｎ２膜（３５）を設けてゲート電極■を形成する
。
この後ＤＣマグネトロンスパッタ法により全面にＮ１（
４１）を３００人堆積する（第６図（ａ））。
４１）を３００人堆積する（第６図（ａ））。
次に４００℃、３０分の条件にてＮ、ガス中に基板ごと
さらし、Ｎ１５ｊ２層（５□）、（６，）を形成する。
さらし、Ｎ１５ｊ２層（５□）、（６，）を形成する。
この熱処理によってＮ ｊ、Ｓ ｉ ２層（５７）、（
６□）の底は凹凸形状をなし、広い面積にて下地基板（
１）と接触する（第１図（ｂ））。
６□）の底は凹凸形状をなし、広い面積にて下地基板（
１）と接触する（第１図（ｂ））。
さらに、Ｂイオンを加速電圧１０ＫｅＶ、ドーズ量５
ＸＩＯ”ｃｍ”−２の条件にて全面に注入し、ＮｉＳｉ
２層（５□）、（６□）にＢイオンを含有させる（第６
図（Ｃ））。
ＸＩＯ”ｃｍ”−２の条件にて全面に注入し、ＮｉＳｉ
２層（５□）、（６□）にＢイオンを含有させる（第６
図（Ｃ））。
この後、９００℃、３０分の条件にてＮ２ガス中に基板
ごとさらすことにより、Ｎｉ Ｓｉ２層（５□）、（６
、）下にＢが熱拡散してＰ＋型層（５Ｇ）、 （６，）
が形成される。
ごとさらすことにより、Ｎｉ Ｓｉ２層（５□）、（６
、）下にＢが熱拡散してＰ＋型層（５Ｇ）、 （６，）
が形成される。
こうしてソース領域（ハ）、ドレイン領域０が形成され
、ＦＥＴが完成する（第６図（ｄ））。
、ＦＥＴが完成する（第６図（ｄ））。
この様に、Ｐ＋型層（５６）、 （６６）上に低抵抗Ｎ
ｌ５ｘ２層（５□） 、 （６Ｇ ）が設けられ、しか
もこのＮ１５ｊ７層（５□）。
ｌ５ｘ２層（５□） 、 （６Ｇ ）が設けられ、しか
もこのＮ１５ｊ７層（５□）。
（６□）は広い面積の凹凸状の底でＰ＋型層（５，）、
（６，）と接触するため、ソース・トレイン領域（ハ
）、（０の薄層化がなされてもこれらの領域の抵抗が低
く保たれるので、このＦＥＴの構造は微細化に適してい
る。
（６，）と接触するため、ソース・トレイン領域（ハ
）、（０の薄層化がなされてもこれらの領域の抵抗が低
く保たれるので、このＦＥＴの構造は微細化に適してい
る。
しかしながら、ＮｉＳｉ２層（５□）、（６□）を形成
した後、これを拡散源にして、Ｂを下方のシリコン基板
（υへ熱拡散し、Ｐ＋型層（５□）、（６□）を形成す
るために、このＰ＋型層はどうしてもＮｉＳｉ２層（５
ｇ）’、 （６，）の位置よりさらに深く形成されてし
まう。従ってこの様なソース・ドレイン領域は合金層で
あるＮｉＳｉ２層と不純物層であるＰ＋型層の合計の厚
みがこれらの領域の深さになる。
した後、これを拡散源にして、Ｂを下方のシリコン基板
（υへ熱拡散し、Ｐ＋型層（５□）、（６□）を形成す
るために、このＰ＋型層はどうしてもＮｉＳｉ２層（５
ｇ）’、 （６，）の位置よりさらに深く形成されてし
まう。従ってこの様なソース・ドレイン領域は合金層で
あるＮｉＳｉ２層と不純物層であるＰ＋型層の合計の厚
みがこれらの領域の深さになる。
そこでこれらのソース・ドレイン領域を浅く形成するに
は、合金層の不純物層の合計の厚みを薄くすれば良いが
、さらに薄くすればこれらの領域の抵抗が増大してしま
い、これ以上の薄層化は極めて困難であった。ソース・
ドレイン領域の薄層化ができなければ、ＦＥＴの高集積
化や高速性等は望めない。
は、合金層の不純物層の合計の厚みを薄くすれば良いが
、さらに薄くすればこれらの領域の抵抗が増大してしま
い、これ以上の薄層化は極めて困難であった。ソース・
ドレイン領域の薄層化ができなければ、ＦＥＴの高集積
化や高速性等は望めない。
（発明が解決しようとする課題）
従来の半導体装置は、合金層とこの下に設けられた導電
型を呈する不純物層を合計の厚みがソース・ドレイン領
域の深さになるため、これ以上薄くすればこの領域の抵
抗が高くなるという問題があった。
型を呈する不純物層を合計の厚みがソース・ドレイン領
域の深さになるため、これ以上薄くすればこの領域の抵
抗が高くなるという問題があった。
本発明は上記問題点に鑑みなされたもので、不純物層を
浅く形成すると共に低抵抗化に適した構造の半導体装置
を容易に形成する事を目的とする。
浅く形成すると共に低抵抗化に適した構造の半導体装置
を容易に形成する事を目的とする。
（課題を解決するための手段）
上記目的を達成するために、本発明は第１の半導体層上
に、該第１の半導体層の構成元素及び金属から成る合金
層を前記第１の半導体層の構成元素がリッチとなる組成
にて形成する工程と、前記合金層に導電型を呈する不純
物を含ませる工程と、前記第１の半導体層と前記合金層
間に、加熱により前記合金層から前記第１の半導体層の
構成元素及び前記不純物を有する第２の半導体層を析出
する工程とを具備する事を特徴とする半導体装置の製造
方法を提供するものである。
に、該第１の半導体層の構成元素及び金属から成る合金
層を前記第１の半導体層の構成元素がリッチとなる組成
にて形成する工程と、前記合金層に導電型を呈する不純
物を含ませる工程と、前記第１の半導体層と前記合金層
間に、加熱により前記合金層から前記第１の半導体層の
構成元素及び前記不純物を有する第２の半導体層を析出
する工程とを具備する事を特徴とする半導体装置の製造
方法を提供するものである。
（作 用）
基板表面に合金層を形成した後、この層を半導体リッヂ
の組成にしておき、この合金層を熱処理する事によって
、再結晶化させる。この再結晶化過程において不純物層
となる半導体を基板上に析出させる。この不純物層の底
となる深さは、最初に設けた合金層の底の深さと同じ深
さに設けられこれより深くは形成されない。意図的に半
導体成分を合金中に添加して上記の工程を実行した場合
、合金層は最初に設けられた合金層より盛り上がって形
成されるために合金層と不純物層の合計の厚みは低抵抗
化に十分な厚みを保てる。
の組成にしておき、この合金層を熱処理する事によって
、再結晶化させる。この再結晶化過程において不純物層
となる半導体を基板上に析出させる。この不純物層の底
となる深さは、最初に設けた合金層の底の深さと同じ深
さに設けられこれより深くは形成されない。意図的に半
導体成分を合金中に添加して上記の工程を実行した場合
、合金層は最初に設けられた合金層より盛り上がって形
成されるために合金層と不純物層の合計の厚みは低抵抗
化に十分な厚みを保てる。
（実施例）
本発明の詳細を実施例に沿って説明する。
第１図は本発明の第１の実施例に系る電界効果トランジ
スタを製造工程順に示した断面図である。
スタを製造工程順に示した断面図である。
先ず、半導体基板例えば（］ ００）を主面とする５Ω
ｃｍのｎ型シリコン基板■上に熱酸化により０．６μｍ
厚のフィールド酸化膜■を形成する。この膜に囲まれた
領域的に１００人厚０ゲート酸化膜（３□）、ドープし
た多結晶シリコン（３２）、ＤＣマグネトロンスパッタ
で形成した硅化タングステン（ＷＳｉ２． ｓ ）膜（
３３）及び５００人厚Ｃ１） ＣＶ Ｄ −５ｉｎ２膜
（３４）を順次積層して、これをエツチングでゲート形
状に加工したものを形成する。次にこの積層膜とフィー
ルド５ｉｎ２膜■をマスクにしてＧｅイオンを加速電圧
３０ｋｅＶ、ドーズ量５ Ｘ １０１４ｃｍ−２及び、
ＢＦ２イオンを加速電圧１０ｋｅＶ、ドーズ量Ｉ Ｘ
１０”ｃｍ−２の条件にて夫々基板（１）に注入し、５
００人厚Ｃ１純物注入層（５１）。
ｃｍのｎ型シリコン基板■上に熱酸化により０．６μｍ
厚のフィールド酸化膜■を形成する。この膜に囲まれた
領域的に１００人厚０ゲート酸化膜（３□）、ドープし
た多結晶シリコン（３２）、ＤＣマグネトロンスパッタ
で形成した硅化タングステン（ＷＳｉ２． ｓ ）膜（
３３）及び５００人厚Ｃ１） ＣＶ Ｄ −５ｉｎ２膜
（３４）を順次積層して、これをエツチングでゲート形
状に加工したものを形成する。次にこの積層膜とフィー
ルド５ｉｎ２膜■をマスクにしてＧｅイオンを加速電圧
３０ｋｅＶ、ドーズ量５ Ｘ １０１４ｃｍ−２及び、
ＢＦ２イオンを加速電圧１０ｋｅＶ、ドーズ量Ｉ Ｘ
１０”ｃｍ−２の条件にて夫々基板（１）に注入し、５
００人厚Ｃ１純物注入層（５１）。
（６，）を形成する。この後ゲート形状に加工した積層
膜の側壁に０．１μｍ厚の５ｉｎ２膜（３５）を形成す
る（第１図（ａ））。
膜の側壁に０．１μｍ厚の５ｉｎ２膜（３５）を形成す
る（第１図（ａ））。
次いで、１０００人厚のパラジウム（Ｐｄ）層（４１）
を例えばＤＣマグネトロンスパッタ法により堆積する（
第１図（ｂ））。
を例えばＤＣマグネトロンスパッタ法により堆積する（
第１図（ｂ））。
さらに、３００℃、３０分間の熱処理を行うことで、１
４００人厚のＰｄ２Ｓｉ層（５，ｌ）、 （６３）を形
成する。（４２）は反応せずに残ったＰｄ層である（第
１図（Ｃ））。
４００人厚のＰｄ２Ｓｉ層（５，ｌ）、 （６３）を形
成する。（４２）は反応せずに残ったＰｄ層である（第
１図（Ｃ））。
その後、この未反応のＰｄ層（４□）をＫＩ＋Ｉ２溶液
で選択的に除去し、さらに７３０℃以上例えば７５０℃
、３０分間の熱処理を行うと、Ｐｄ、Ｓｉ層（５３）、
（６３）がＰｄＳｉ層（５，）、、 （６，）となる
様に相転位させシリコンリッチ膜に形成し直す。この際
基板（υが多少食われ、ＰｄＳｉ層（５，）、 （６４
）の底は多少深くなる（第１図（ｄ））。
で選択的に除去し、さらに７３０℃以上例えば７５０℃
、３０分間の熱処理を行うと、Ｐｄ、Ｓｉ層（５３）、
（６３）がＰｄＳｉ層（５，）、、 （６，）となる
様に相転位させシリコンリッチ膜に形成し直す。この際
基板（υが多少食われ、ＰｄＳｉ層（５，）、 （６４
）の底は多少深くなる（第１図（ｄ））。
次いで、加速電圧１０ｋｅＶ、ドーズ量Ｉ Ｘ １．０
” ｃｒｎ−”にてＢイオンを注入し不純物含有のＰｉ
Ｓｉ層（５Ｓ）。
” ｃｒｎ−”にてＢイオンを注入し不純物含有のＰｉ
Ｓｉ層（５Ｓ）。
（６Ｓ）を形成する（第１図（ｅ））。
この後６５０℃、６０分間の熱処理を行うことにより、
ＰｄＳｉ層（５，）、 （６，）を逆相転位させ、Ｂを
含むシリコン層（５６）、 （６Ｇ）をシリコン基板ω
上に析出すると共に、Ｐｄ２Ｓｉ層（５□）、（６□）
を形成する。この逆相転位をさせるには６００〜７００
℃が好ましい。これにより、Ｐ十型ソース領域■、ドレ
イン領域■が完成する。このシリコン層（５Ｇ）、 （
６，、）はシリコン基板（１）を種にして析出するため
、ＰｄＳｉ （５５） 、 （６，）と比べ底の形状及
び深さはほとんど変わらない。
ＰｄＳｉ層（５，）、 （６，）を逆相転位させ、Ｂを
含むシリコン層（５６）、 （６Ｇ）をシリコン基板ω
上に析出すると共に、Ｐｄ２Ｓｉ層（５□）、（６□）
を形成する。この逆相転位をさせるには６００〜７００
℃が好ましい。これにより、Ｐ十型ソース領域■、ドレ
イン領域■が完成する。このシリコン層（５Ｇ）、 （
６，、）はシリコン基板（１）を種にして析出するため
、ＰｄＳｉ （５５） 、 （６，）と比べ底の形状及
び深さはほとんど変わらない。
またシリコン層（５，）、 （６６）とＰｄ２Ｓｉ層（
５□）、（６□）の界面に凹凸が有るため、この層間の
接触面積は広くソース・ドレイン領域内の低抵抗化に適
する。
５□）、（６□）の界面に凹凸が有るため、この層間の
接触面積は広くソース・ドレイン領域内の低抵抗化に適
する。
この凹凸を顕微鏡で観察したところ、山から谷までの深
さは１００Å以上であった。
さは１００Å以上であった。
この様にシリコン層（５６）、 （６，）は浅く形成さ
れるにも拘わらず、形成されるので、Ｐｄ２Ｓｉ層は盛
り上がってシリコン層とＰｄ２Ｓｉ層の合計の厚みが厚
く、ソース・ドレイン領域の抵抗は低く保たれる（第１
図（ｆ））。
れるにも拘わらず、形成されるので、Ｐｄ２Ｓｉ層は盛
り上がってシリコン層とＰｄ２Ｓｉ層の合計の厚みが厚
く、ソース・ドレイン領域の抵抗は低く保たれる（第１
図（ｆ））。
最後に、全面にＣＶＤ法によって層間絶縁膜として５ｉ
ｎ２膜■を形成し、ソース領域０及びドレイン領域０上
に開口を設け、Ｐｄ２Ｓｉ層（５７）、（６、）につな
がるＡＱの電極配線（８）を形成してＦＥＴが完成する
（第１図（ｇ））。
ｎ２膜■を形成し、ソース領域０及びドレイン領域０上
に開口を設け、Ｐｄ２Ｓｉ層（５７）、（６、）につな
がるＡＱの電極配線（８）を形成してＦＥＴが完成する
（第１図（ｇ））。
こうして形成されたＦＥＴは、その断面を電子顕微鏡で
調べたところ、中間濃度層（５□）、（６□）の深さは
５００人、またソース・ドレイン領域０．■がｎ型基板
表面から１０００人程度上桟く形成されていた。この様
なＦＥＴではドレイン電流をシリコン基板■の浅い所に
流す様にでき、ゲートの印加電圧によってドレイン電流
を容易に制御できる。
調べたところ、中間濃度層（５□）、（６□）の深さは
５００人、またソース・ドレイン領域０．■がｎ型基板
表面から１０００人程度上桟く形成されていた。この様
なＦＥＴではドレイン電流をシリコン基板■の浅い所に
流す様にでき、ゲートの印加電圧によってドレイン電流
を容易に制御できる。
これにより、ゲート長０．５μｓのＦＥＴで相互コンダ
クタンスが従来１０１００Ｏ／ｍｍであったものを１８
００ｍｓ／ｍｍと大幅に向上する事ができた。
クタンスが従来１０１００Ｏ／ｍｍであったものを１８
００ｍｓ／ｍｍと大幅に向上する事ができた。
ここで第２図はＰｄＳｉ層（５，）、 （６，、）を逆
相転位させてシリコン層（５，）、 （６，）上にＰｄ
２Ｓｉ層（５７）、（６□）を積層して構造のソース・
ドレイン領域０，０を形成した際、ＰｄＳｉ層（５５）
、 （６５）の厚さとこれらの領域の比接触抵抗との関
係を示したものである。
相転位させてシリコン層（５，）、 （６，）上にＰｄ
２Ｓｉ層（５７）、（６□）を積層して構造のソース・
ドレイン領域０，０を形成した際、ＰｄＳｉ層（５５）
、 （６５）の厚さとこれらの領域の比接触抵抗との関
係を示したものである。
−△−印は逆相転位前にＰｉＳｉ層にＡｓイオンを加速
電圧４５ｋｅＶ、ドーズ量Ｉ Ｘ １０”ｃｍ−２の条
件で注入したもの、また−〇−印は同様にＢイオンを３
０ｋｅＶ、Ｉ Ｘ １０１６ｃｍ−２にて注入したもの
を夫々示す。
電圧４５ｋｅＶ、ドーズ量Ｉ Ｘ １０”ｃｍ−２の条
件で注入したもの、また−〇−印は同様にＢイオンを３
０ｋｅＶ、Ｉ Ｘ １０１６ｃｍ−２にて注入したもの
を夫々示す。
この図から明らかな様に、ＰｄＳｉ層が１１００Ｃ人〕
より厚くなるに従って、比接触抵抗は増加してしまう。
より厚くなるに従って、比接触抵抗は増加してしまう。
この事から、ＰｄＳｉ層は比接触抵抗を低く保つ面から
、１１００［人］以下である事が好ましい。
、１１００［人］以下である事が好ましい。
この実施例では逆相転位可能な金属としてＰｄを採用し
たが、これ以外の金属でも良い。またここでは合金層を
相転位させてシリコンリッチにしたが、これに加え合金
層にシリコンをイオン注入を併用してシリコンリッチに
しても構わない。
たが、これ以外の金属でも良い。またここでは合金層を
相転位させてシリコンリッチにしたが、これに加え合金
層にシリコンをイオン注入を併用してシリコンリッチに
しても構わない。
次に本発明の第２の実施例を第３図に沿って説明する。
これは金属シリサイド層をシリコンリッチにする手法と
Ｐｄの代わりにｃｏを用いた点が第１の実施例と異なる
。
Ｐｄの代わりにｃｏを用いた点が第１の実施例と異なる
。
先ず、第１図（ａ）〜（ｃ）と同様の工程を経て、Ｐｄ
Ｓｉ層に代えてＣＱＳ１２ Ｍｌ （５３） ＋ （６
３）を形成する。ｃ。
Ｓｉ層に代えてＣＱＳ１２ Ｍｌ （５３） ＋ （６
３）を形成する。ｃ。
膜はＤＣマグネトロンスパッタ法を用いて３０００人堆
積した。またシリサイド化には６５０℃、１０分間の熱
処理を行った。未反応のＣｏ膜は過酸化水素水、塩酸及
び水の混合液で選択除去した。
積した。またシリサイド化には６５０℃、１０分間の熱
処理を行った。未反応のＣｏ膜は過酸化水素水、塩酸及
び水の混合液で選択除去した。
次いで、ＣｏＳｉ２層（５３）、 （６３）に加速電圧
２０ｋｅＶ、ドーズ量Ｉ Ｘ １０’７ｃｍ−２にてＳ
１イオンを注入し、シリコンリッチの硅化コバルト（５
，）、 （６４）を形成する（第３図（ａ））。
２０ｋｅＶ、ドーズ量Ｉ Ｘ １０’７ｃｍ−２にてＳ
１イオンを注入し、シリコンリッチの硅化コバルト（５
，）、 （６４）を形成する（第３図（ａ））。
その後硅化コバルト層（５，）、 （６，）に加速電圧
１５ｋｅＶ、 ドーズ量Ｉ Ｘ １０”６ｃｍ−２にて
Ｂイオンを注入し、Ｂドープの硅化コバルト層（５ｇ）
、 （６５）を形成する。この工程はＳｉイオンの注入
前に行っても構わない（第３図（ｂ））。
１５ｋｅＶ、 ドーズ量Ｉ Ｘ １０”６ｃｍ−２にて
Ｂイオンを注入し、Ｂドープの硅化コバルト層（５ｇ）
、 （６５）を形成する。この工程はＳｉイオンの注入
前に行っても構わない（第３図（ｂ））。
さらに、Ａｒガス中での８５０℃、１時間の熱処理によ
ってＢドープのシリコン層（５，）、 （６ｒ、）をシ
リコン基板■を核として析出させると共に、ＣｏＳｉ２
層（５□）、（６□）を形成する。これにより、Ｐ十型
のソース領域■、ドレイン領域０が形成されるが、先の
実施例のものと同様な浅いソース・ドレイン領域を得る
（第３図（Ｃ））。
ってＢドープのシリコン層（５，）、 （６ｒ、）をシ
リコン基板■を核として析出させると共に、ＣｏＳｉ２
層（５□）、（６□）を形成する。これにより、Ｐ十型
のソース領域■、ドレイン領域０が形成されるが、先の
実施例のものと同様な浅いソース・ドレイン領域を得る
（第３図（Ｃ））。
この後、第１図（ｇ）と同様に電極配線を設けてＦＥＴ
は完成する。このＦＥＴも第１の実施例と同様な特性を
有する優れたものである。
は完成する。このＦＥＴも第１の実施例と同様な特性を
有する優れたものである。
続いて本発明の第３の実施例を第４図に沿って説明する
。
。
この実施例は、先述した第２の実施例と、金属シリサイ
ド層をシリコンリッチにする方法が異なる。
ド層をシリコンリッチにする方法が異なる。
先ず第１図（ａ）〜（ｃ）と同様の工程を経て、ＣｏＳ
ｉ２層（５３）、 （６３）を形成する。この膜の形成
に当っては第２の実施例と同一条件を用いれば良い。
ｉ２層（５３）、 （６３）を形成する。この膜の形成
に当っては第２の実施例と同一条件を用いれば良い。
しかる後にＬＰＣＶＤ法を用い、シランの分圧５×１０
−’Ｔｏｒｒ、温度５００℃の条件にて、３００人厚０
シリコン層（５９）、（６□）をＣｏＳｉ２層（５３）
、 （６３）上に選択的に形成する（第４図（ａ））
。
−’Ｔｏｒｒ、温度５００℃の条件にて、３００人厚０
シリコン層（５９）、（６□）をＣｏＳｉ２層（５３）
、 （６３）上に選択的に形成する（第４図（ａ））
。
次いで、このシリコン層（５９）、 （６９）に例えば
Ｂイオンを加速電圧２０ｋｅＶ、ドーズ量Ｉ Ｘ １０
”Ｃｍ−２の条件にて注入する（第４図（ｂ））。
Ｂイオンを加速電圧２０ｋｅＶ、ドーズ量Ｉ Ｘ １０
”Ｃｍ−２の条件にて注入する（第４図（ｂ））。
さらに、Ａｒガス中で１時間、温度８５０℃の熱処理を
行う事で、Ｃ０８０７，層（５３）、（６３）が−旦シ
リコンリッチとなり余ったシリコンがシリコン基板（１
）上に、Ｉ Ｘ １０２−’Ｃｍ−”のＢドープのＰ型
シリコン層（５Ｇ）、 （６Ｇ）として析出すると共に
、この層上にＣｏＳｉ２層（５７）、 （６□）が形成
される（第４図（Ｃ））。
行う事で、Ｃ０８０７，層（５３）、（６３）が−旦シ
リコンリッチとなり余ったシリコンがシリコン基板（１
）上に、Ｉ Ｘ １０２−’Ｃｍ−”のＢドープのＰ型
シリコン層（５Ｇ）、 （６Ｇ）として析出すると共に
、この層上にＣｏＳｉ２層（５７）、 （６□）が形成
される（第４図（Ｃ））。
この後第１図（ｇ）と同様の工程を経て、層間絶縁膜及
び電極配線が形成され、Ｐチャネル型ＦＥＴは完成する
。
び電極配線が形成され、Ｐチャネル型ＦＥＴは完成する
。
このＦＥＴも先の実施例と同様に、Ｐ型シリコン層（５
□）、（６□）が浅い所に形成されるため、同様の優れ
た特性を有する。
□）、（６□）が浅い所に形成されるため、同様の優れ
た特性を有する。
一］２
第５図（ａ）は硅化コバルト層からシリコン層（５Ｇ）
、 （６Ｇ）を析出させてソース・ドレイン領域■。
、 （６Ｇ）を析出させてソース・ドレイン領域■。
（０を形成した際、硅化コバル層の組成比を変えてこれ
らの領域の比接触抵抗を測定した結果を示す。
らの領域の比接触抵抗を測定した結果を示す。
−〇−印は珪化コバルト層にＢＦ２イオンを加速電圧４
０ｋｅＶ、ドーズ量Ｉ Ｘ １０１６ｃｍ−２で注入し
たもの、また−△−印は同様にＡｓイオンを５０ｋｅＶ
、ｌＸ１０１６ｃｍ−２で注入したものの測定結果を夫
々示す。この図から明らかな如く、Ｓｉ／Ｃｏが２．５
より大きくなるに従って比接触抵抗は大きくなる。従っ
てシリコンリッチの硅化コバルト層から浅くしかも低抵
抗なソース・ドレイン領域を設けるには、Ｓｉ／Ｇ。
０ｋｅＶ、ドーズ量Ｉ Ｘ １０１６ｃｍ−２で注入し
たもの、また−△−印は同様にＡｓイオンを５０ｋｅＶ
、ｌＸ１０１６ｃｍ−２で注入したものの測定結果を夫
々示す。この図から明らかな如く、Ｓｉ／Ｃｏが２．５
より大きくなるに従って比接触抵抗は大きくなる。従っ
てシリコンリッチの硅化コバルト層から浅くしかも低抵
抗なソース・ドレイン領域を設けるには、Ｓｉ／Ｇ。
が２以上で２．５以下が好ましい事が判った。
また本発明ではＰｄやＣｏの代わりにＮｉを用いる事が
できる。第５図（ｂ）は硅化コバルトの代わりに硅化ニ
ッケル層を用いてＦＥＴを設けた際の第５図（ａ）で示
したものと同様な測定結果である。この図から明らかな
如く、シリコンリッチの硅化ニッケル層の場合にもＳｉ
／Ｎｊ比は２以上で２．５以下が好ましい事が判った。
できる。第５図（ｂ）は硅化コバルトの代わりに硅化ニ
ッケル層を用いてＦＥＴを設けた際の第５図（ａ）で示
したものと同様な測定結果である。この図から明らかな
如く、シリコンリッチの硅化ニッケル層の場合にもＳｉ
／Ｎｊ比は２以上で２．５以下が好ましい事が判った。
以」二の実施例ではＭＯ８型ＦＥＴについて述べたが本
発明は他のＦＥＴ例えばショットキゲート型ＦＥＴにも
適用できるし、さらにはＦＥＴ以外の浅い拡散層を必要
とする素子例えばＰｎ接合ダイオードやバイポーラトラ
ンジスタ等にも利用できる。ここでは基板にシリコンを
用いたがゲルマニウムや化合物半導体例えばＧａＡｓ或
いはＩｎＰを採用しても構わない。また金属にはＰｄや
ＣＯ等の他に、Ｗ ’ｌ’ Ｔ ｉを用いても良い。
発明は他のＦＥＴ例えばショットキゲート型ＦＥＴにも
適用できるし、さらにはＦＥＴ以外の浅い拡散層を必要
とする素子例えばＰｎ接合ダイオードやバイポーラトラ
ンジスタ等にも利用できる。ここでは基板にシリコンを
用いたがゲルマニウムや化合物半導体例えばＧａＡｓ或
いはＩｎＰを採用しても構わない。また金属にはＰｄや
ＣＯ等の他に、Ｗ ’ｌ’ Ｔ ｉを用いても良い。
尚、本発明は上記実施例に限ることなく、その主旨を逸
脱しない範囲内で種々変形して実施できない事はいうま
でもない。
脱しない範囲内で種々変形して実施できない事はいうま
でもない。
本発明によれば、浅い不純物層を備えしかも低抵抗化に
適した構造の半導体装置を容易に形成する事ができる。
適した構造の半導体装置を容易に形成する事ができる。
第１図は本発明の第１の実施例を示す工程順の断面図、
第２図は本発明の第１の実施例を説明する図、第３図は
本発明の第２の実施例を示す工程順の断面図、第４図は
本発明の第３の実施例を示す工程順の断面図、第５図は
本発明の第２及び第３の実施例を説明する図、第６図は
従来例を示す工程順の断面図である。 １・・・シリコン基板 ３・・・ゲート電極 ５・・ソース領域 ７・・・層間絶縁膜 ２・・・フィールド酸化膜 ４・・・金属層 ６・・・ドレイン領域 ８・・・電極配線 代理人 弁理士 則 近 憲 佑 同 松山光之 ℃ ＼−／ へ
第２図は本発明の第１の実施例を説明する図、第３図は
本発明の第２の実施例を示す工程順の断面図、第４図は
本発明の第３の実施例を示す工程順の断面図、第５図は
本発明の第２及び第３の実施例を説明する図、第６図は
従来例を示す工程順の断面図である。 １・・・シリコン基板 ３・・・ゲート電極 ５・・ソース領域 ７・・・層間絶縁膜 ２・・・フィールド酸化膜 ４・・・金属層 ６・・・ドレイン領域 ８・・・電極配線 代理人 弁理士 則 近 憲 佑 同 松山光之 ℃ ＼−／ へ
Claims (3)
- （１）第１の半導体層上に、該第１の半導体層の構成元
素及び金属から成る合金層を前記第１の半導体層の構成
元素がリッチとなる組成にて形成する工程と、前記合金
層に導電型を呈する不純物を含ませる工程と、ついで前
記第１の半導体層と前記合金層の間に、加熱により前記
合金層から前記第１の半導体層の構成元素及び前記不純
物を有する第２の半導体層を析出する工程とを具備する
事を特徴とする半導体装置の製造方法。 - （２）前記合金層を逆相転位させる事によって前記第１
の半導体層の構成元素がリッチとなる組成にする事を特
徴とする請求項１記載の半導体装置の製造方法。 - （３）前記合金層を層内に前記第１の半導体層の構成元
素をイオン注入する事により、前記第１の半導体層の構
成元素がリッチとなる組成にする事を特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3108289A JP2886174B2 (ja) | 1989-02-13 | 1989-02-13 | 半導体装置の製造方法 |
| US07/821,894 US5217923A (en) | 1989-02-13 | 1992-01-15 | Method of fabricating a semiconductor device having silicided source/drain regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3108289A JP2886174B2 (ja) | 1989-02-13 | 1989-02-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02211623A true JPH02211623A (ja) | 1990-08-22 |
| JP2886174B2 JP2886174B2 (ja) | 1999-04-26 |
Family
ID=12321499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3108289A Expired - Fee Related JP2886174B2 (ja) | 1989-02-13 | 1989-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2886174B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11224863A (ja) * | 1998-02-04 | 1999-08-17 | Nec Corp | 半導体装置及びその製造方法 |
| JP2007227865A (ja) * | 2006-02-27 | 2007-09-06 | Seiko Epson Corp | シリサイドの形成方法及び半導体装置の製造方法 |
| JP2007251194A (ja) * | 2007-05-14 | 2007-09-27 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-02-13 JP JP3108289A patent/JP2886174B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11224863A (ja) * | 1998-02-04 | 1999-08-17 | Nec Corp | 半導体装置及びその製造方法 |
| US6288430B1 (en) | 1998-02-04 | 2001-09-11 | Nec Corporation | Semiconductor device having silicide layer with siliconrich region and method for making the same |
| US6492264B2 (en) | 1998-02-04 | 2002-12-10 | Nec Corporation | Semiconductor device having a silicide layer with silicon-rich region and method for making the same |
| JP2007227865A (ja) * | 2006-02-27 | 2007-09-06 | Seiko Epson Corp | シリサイドの形成方法及び半導体装置の製造方法 |
| JP2007251194A (ja) * | 2007-05-14 | 2007-09-27 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2886174B2 (ja) | 1999-04-26 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |