JPS59155127A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59155127A JPS59155127A JP58029706A JP2970683A JPS59155127A JP S59155127 A JPS59155127 A JP S59155127A JP 58029706 A JP58029706 A JP 58029706A JP 2970683 A JP2970683 A JP 2970683A JP S59155127 A JPS59155127 A JP S59155127A
- Authority
- JP
- Japan
- Prior art keywords
- film
- alignment mark
- deposited
- wiring
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に微細構造の
素子の信頼性を高める配線形成工程の改良方法に係る。
素子の信頼性を高める配線形成工程の改良方法に係る。
従来、ＭＯＳトランジスタ等の半導体装置は以下のよう
にして製造されている。
にして製造されている。
まず、半導体基板表面に写真蝕刻法（以下、ＰＥＰと略
称する）及び選択酸化法によりフィールド酸化膜を形成
し、このフィールド酸化膜により囲まれた素子領域を形
成する。これと同時に、基板表面の所定の領域に、以後
のｐｇｐにおいて位置合わせを行なうために用いられる
。フィールド酸化膜に囲まれたマスクアラインメント用
の合わせマークを形成する（なお、以下この最初の工程
で形成された合わせマーク上に被膜が堆積された際のそ
の表面の段差を合わせマークという場合がある）。次に
、素子領域表面にダート酸化膜となる熱酸化膜を形成し
、更に全面に多結晶シリコン膜を堆積する。つづいて、
ＰＥＰによシ多結晶シリコン膜をノやターニングし、ダ
ート電極を形成した後、このダート電極をマスクとして
不純物をイオン注入することによυソース、ドレイ／領
域を形成する。つづいて、全面にＣＶＤ−８ｉＯ□膜、
ＢＰＳＧ膜あるいはＰＳＧ膜等の層間絶縁膜を堆積した
後、ＰＥＰによシグート電極、ソース電極、ドレイン電
極等の取り出し用コンタクトホールを形成する。つづい
て、全面に電極形成用のＡｔあるいはＡｔ／Ｓ１等を蒸
着した後、ＰＦ、ＰＫより ノ４ターニングして電極配
線を形成し、ＭＯＳ ）ランジスタを製造する。
称する）及び選択酸化法によりフィールド酸化膜を形成
し、このフィールド酸化膜により囲まれた素子領域を形
成する。これと同時に、基板表面の所定の領域に、以後
のｐｇｐにおいて位置合わせを行なうために用いられる
。フィールド酸化膜に囲まれたマスクアラインメント用
の合わせマークを形成する（なお、以下この最初の工程
で形成された合わせマーク上に被膜が堆積された際のそ
の表面の段差を合わせマークという場合がある）。次に
、素子領域表面にダート酸化膜となる熱酸化膜を形成し
、更に全面に多結晶シリコン膜を堆積する。つづいて、
ＰＥＰによシ多結晶シリコン膜をノやターニングし、ダ
ート電極を形成した後、このダート電極をマスクとして
不純物をイオン注入することによυソース、ドレイ／領
域を形成する。つづいて、全面にＣＶＤ−８ｉＯ□膜、
ＢＰＳＧ膜あるいはＰＳＧ膜等の層間絶縁膜を堆積した
後、ＰＥＰによシグート電極、ソース電極、ドレイン電
極等の取り出し用コンタクトホールを形成する。つづい
て、全面に電極形成用のＡｔあるいはＡｔ／Ｓ１等を蒸
着した後、ＰＦ、ＰＫより ノ４ターニングして電極配
線を形成し、ＭＯＳ ）ランジスタを製造する。
ところで、素子の微細化が進むにつれ、上述した各工程
に新しい技術が採用されるようになってきている。
に新しい技術が採用されるようになってきている。
例えば、コンタクトホールの開孔径は非常に小さくなり
、従来のウェットエツチング方式にかわシ、反応性イオ
ンエツチング（ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎ
ｇ ＋以下ＲＩＥと略称する）が用いられるようになっ
た。ＲＩＥはサイドエツチングがないという特長がある
ため、素子の微細化には不可欠な技術となっている。
、従来のウェットエツチング方式にかわシ、反応性イオ
ンエツチング（ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎ
ｇ ＋以下ＲＩＥと略称する）が用いられるようになっ
た。ＲＩＥはサイドエツチングがないという特長がある
ため、素子の微細化には不可欠な技術となっている。
そして、コンタクトホール開孔のためにＲＩＥが採用さ
れるようになったことに伴い、電極形成用のＡｔ７ｓ
を等の蒸着も加熱蒸着法（２５０℃程度）が多く用いら
れている。この加熱蒸着法は、ＲＩＥにより開孔された
テーパーのほとんどないコンタクトホール内へＡｔ／Ｓ
ｉ等を侵入させやすくするため、コンタクトホールの
段差付近での電極配線の段切れを防止するには非常−に
有効な手段である。
れるようになったことに伴い、電極形成用のＡｔ７ｓ
を等の蒸着も加熱蒸着法（２５０℃程度）が多く用いら
れている。この加熱蒸着法は、ＲＩＥにより開孔された
テーパーのほとんどないコンタクトホール内へＡｔ／Ｓ
ｉ等を侵入させやすくするため、コンタクトホールの
段差付近での電極配線の段切れを防止するには非常−に
有効な手段である。
上述したような素子の微細化に伴う新しい技術の採用に
より以下のような問題点が生ずるようになった。
より以下のような問題点が生ずるようになった。
すなわち、Ａｔ／Ｓ１等を７４ターニングして配線層を
形成する際にも最初の素子分離工程で形成された合わせ
マークを用いてＰＥＰを行なうのであるが、この合わせ
マーク上にはＡｔ／Ｓ ｉ等を蒸着する前ノ工程で、Ｃ
ＶＤ −Ｓ ｔｏ２膜、 ＢＰＳＧ膜あるいはＰＳＧ膜
等が堆積されており、しかも配線層の断線防止のために
表面の平滑化がなされているため、最初の合わせマーク
が有していた段差が少なくなっている。
形成する際にも最初の素子分離工程で形成された合わせ
マークを用いてＰＥＰを行なうのであるが、この合わせ
マーク上にはＡｔ／Ｓ ｉ等を蒸着する前ノ工程で、Ｃ
ＶＤ −Ｓ ｔｏ２膜、 ＢＰＳＧ膜あるいはＰＳＧ膜
等が堆積されており、しかも配線層の断線防止のために
表面の平滑化がなされているため、最初の合わせマーク
が有していた段差が少なくなっている。
一方、加熱蒸着法によって形成されたＡｔ７ｓ ｔはグ
レインサイズが大きいだめ２表面の凹凸が非常に激しい
。
レインサイズが大きいだめ２表面の凹凸が非常に激しい
。
このように最初に形成された合わせマーク上に平滑化さ
れた層間絶縁膜が堆積され、更に凹凸の激しいｈｔ／ｓ
を膜が蒸着された表面を合わせマークとして用いなけ
ればならず、乱反射が多いために合わせマークが非常に
見えにくくなっている。したがって、精度よく位置合わ
せすることができず、配線不良が生じるため素子の信頼
性を著しく低下させる原因となっている。
れた層間絶縁膜が堆積され、更に凹凸の激しいｈｔ／ｓ
を膜が蒸着された表面を合わせマークとして用いなけ
ればならず、乱反射が多いために合わせマークが非常に
見えにくくなっている。したがって、精度よく位置合わ
せすることができず、配線不良が生じるため素子の信頼
性を著しく低下させる原因となっている。
〔発明の目的〕 □
本発明は上記欠点を解消するためになされたものであり
、素子の微細化に対応して配線形成時の位置合わせ精度
をよくシ、素子の信頼性を大幅に向上し得る半導体装置
の製造方法を提供しようとするものである。
、素子の微細化に対応して配線形成時の位置合わせ精度
をよくシ、素子の信頼性を大幅に向上し得る半導体装置
の製造方法を提供しようとするものである。
本発明の半導体装置の製造方法は半導体層表面に素子領
域と合わせマークを形成し、素子領域に素子パターンを
形成した後、全面に層間絶縁膜を堆積し、つづいてコン
タクトホールを開孔するとともに合わせマーク上の層間
絶縁膜を除去し、更に全面に配線金属を蒸着した後、パ
ターニングして配線を形成するものである。
域と合わせマークを形成し、素子領域に素子パターンを
形成した後、全面に層間絶縁膜を堆積し、つづいてコン
タクトホールを開孔するとともに合わせマーク上の層間
絶縁膜を除去し、更に全面に配線金属を蒸着した後、パ
ターニングして配線を形成するものである。
上述したようにコンタクトホール開孔とともに合わせマ
ーク上の層間絶縁膜を除去しているので、次の工程で蒸
着される配線金属には最初の合わせマークに対応した十
分な段差があり、配線金属の凹凸が激しくとも合わせマ
ークを鮮明に確認する゛ことができ、位置合わせ精度が
大幅に向上する。
ーク上の層間絶縁膜を除去しているので、次の工程で蒸
着される配線金属には最初の合わせマークに対応した十
分な段差があり、配線金属の凹凸が激しくとも合わせマ
ークを鮮明に確認する゛ことができ、位置合わせ精度が
大幅に向上する。
以下、本発明をＭＯＳ ）ランジスタの製゛造に適用し
た実施例を第１図（、）〜（ｆ）及び第２図を参照して
説明する。
た実施例を第１図（、）〜（ｆ）及び第２図を参照して
説明する。
まず、Ｐ型シリコン基板１表面に選択酸化法によりフィ
ールド酸化膜２を形成し、このフィールド酸化膜２に囲
まれた素子領域を形成するとともに合わせマーク３を形
成した。次に、素子領域表面にダート酸化膜となる熱酸
化膜４を形成した。つづいて、全面に不純物ドーゾ多結
晶シリコン膜を堆積した後、ＰＥＰによりダート電極５
を形成した（第１図（、）及び第２図図示。
ールド酸化膜２を形成し、このフィールド酸化膜２に囲
まれた素子領域を形成するとともに合わせマーク３を形
成した。次に、素子領域表面にダート酸化膜となる熱酸
化膜４を形成した。つづいて、全面に不純物ドーゾ多結
晶シリコン膜を堆積した後、ＰＥＰによりダート電極５
を形成した（第１図（、）及び第２図図示。
なお、第２図は第１図（、）の平面図である。）次いで
、このダート電極５をマスクとして例えば砒素をイオン
注入した後、熱処理して♂型ソース、ドレイン領域６，
７を形成した（第１図（ｂ）図示）。つづいて、ＣＶＤ
法により全面に厚さ３０００ Ｘ （７） ｃｖＤ−ｓ
ｔｏ２膜８及び厚さ７０００ＸのＢＰＳＧ膜（テロンリ
ンクリケートグラス膜）９を順次堆積した（同図（Ｃ）
図示）。
、このダート電極５をマスクとして例えば砒素をイオン
注入した後、熱処理して♂型ソース、ドレイン領域６，
７を形成した（第１図（ｂ）図示）。つづいて、ＣＶＤ
法により全面に厚さ３０００ Ｘ （７） ｃｖＤ−ｓ
ｔｏ２膜８及び厚さ７０００ＸのＢＰＳＧ膜（テロンリ
ンクリケートグラス膜）９を順次堆積した（同図（Ｃ）
図示）。
次いで、ＲＩＥを用いたＰＥＰによシ前記ＢＰＳＧ膜９
、ＣＶＤ −８１０２膜８及び熱酸化膜４をエツチング
し、素子領域の電極取り出し用のコンタクトホール１０
，１０を開孔するとともに、合わせマーク３を露出させ
た（同図（ｄ）図示）。つづいて、全面にＡｔ／Ｓｉ膜
１１を加熱蒸着した（同図（、）図示）。この際、Ａｔ
／Ｓｌ膜１ノはコンタクトホール１０．１０内の奥深く
まで十分に侵入する。また、合わせマーク３上に蒸着さ
れたｋｔ／ ”Ｓｔ膜１１は合わせマーク３の段差に
対応した十分な段差を有している。つづいて、ＰＥＰに
より前記Ａｔ／Ｓ ｉ膜１・ｌをパターニングして配線
１２゜１２を形成し、ＭＯＳ ）ランゾスタを製造した
（同図（ｆ）図示）。
、ＣＶＤ −８１０２膜８及び熱酸化膜４をエツチング
し、素子領域の電極取り出し用のコンタクトホール１０
，１０を開孔するとともに、合わせマーク３を露出させ
た（同図（ｄ）図示）。つづいて、全面にＡｔ／Ｓｉ膜
１１を加熱蒸着した（同図（、）図示）。この際、Ａｔ
／Ｓｌ膜１ノはコンタクトホール１０．１０内の奥深く
まで十分に侵入する。また、合わせマーク３上に蒸着さ
れたｋｔ／ ”Ｓｔ膜１１は合わせマーク３の段差に
対応した十分な段差を有している。つづいて、ＰＥＰに
より前記Ａｔ／Ｓ ｉ膜１・ｌをパターニングして配線
１２゜１２を形成し、ＭＯＳ ）ランゾスタを製造した
（同図（ｆ）図示）。
しかして、上記方法によれば、第２図（ｄ）図示の工程
でコンタクトホール１０，１０形成と同時に合わせマー
ク３上のＣＶＤ−８ＩＯ７嘆８及びＢＰＳＧ膜９を除去
しているので、同図（、）図示の工程でＡｔ／８１膜１
ノを加熱蒸着すると、合わせマーク３上のｈｔ７ｓ を
膜１１には最初の合わせマーク３の段差に対応した十分
な段差を有しており、表面の凹凸にもかかわらず合わせ
マークを鮮明に確認することができる。したがって、他
のＰＥＰと同様に非常に精度よくマスク合わせすること
ができ、同図（ｆ）図示の工程で形成される配線１２．
１２に不良が生じることは少なく、素子の信頼性が著し
く向上する。また、マスクアライナの稼動率も向上し、
配線形成工程のＰＥＰ時間を大幅に短縮することができ
る。
でコンタクトホール１０，１０形成と同時に合わせマー
ク３上のＣＶＤ−８ＩＯ７嘆８及びＢＰＳＧ膜９を除去
しているので、同図（、）図示の工程でＡｔ／８１膜１
ノを加熱蒸着すると、合わせマーク３上のｈｔ７ｓ を
膜１１には最初の合わせマーク３の段差に対応した十分
な段差を有しており、表面の凹凸にもかかわらず合わせ
マークを鮮明に確認することができる。したがって、他
のＰＥＰと同様に非常に精度よくマスク合わせすること
ができ、同図（ｆ）図示の工程で形成される配線１２．
１２に不良が生じることは少なく、素子の信頼性が著し
く向上する。また、マスクアライナの稼動率も向上し、
配線形成工程のＰＥＰ時間を大幅に短縮することができ
る。
なお、上記実施例ではＮチャネルＭＯＳ半導体装置につ
いて説明したが、本発明方法はＰチャネルＭＯ８半導体
装置、相補型ＭＯＳ半導体装置、バイポーラ半導体装置
にも同様に適用できる。
いて説明したが、本発明方法はＰチャネルＭＯ８半導体
装置、相補型ＭＯＳ半導体装置、バイポーラ半導体装置
にも同様に適用できる。
また、半導体層としては上記実施例の如く、半導体基板
に限らず、絶縁基板上に形成された半導体層でもよい。
に限らず、絶縁基板上に形成された半導体層でもよい。
以上詳述した如く本発明の半導体装置の製造方法によれ
ば、素子の微細化に対応して配線形成時の位置合わせ精
度ゝをよ＜シ、素子の信頼性を大幅に向上し得る等顕著
な効果を奏するものである。
ば、素子の微細化に対応して配線形成時の位置合わせ精
度ゝをよ＜シ、素子の信頼性を大幅に向上し得る等顕著
な効果を奏するものである。
第１図（、）〜（ｆ）は本発明の実施例におけるＭＯＳ
トランジスタの製造方法を示す断面図、第２図は第１図
（、）の平面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・合わせマーク、４・・・熱酸化膜、５・・・
ｒ−ト電極、６，７・・・ｎ＋型ソース、ドレイン領域
、１１−Ｃ’ＶＤ −Ｓ、１０２膜、９ ・ＢＰＳＧ膜
、１０−：ｊ７ｐクトホール、１ノ・・・Ａｔ／Ｓ ｌ
膜、１２・・・配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ２ ３
トランジスタの製造方法を示す断面図、第２図は第１図
（、）の平面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・合わせマーク、４・・・熱酸化膜、５・・・
ｒ−ト電極、６，７・・・ｎ＋型ソース、ドレイン領域
、１１−Ｃ’ＶＤ −Ｓ、１０２膜、９ ・ＢＰＳＧ膜
、１０−：ｊ７ｐクトホール、１ノ・・・Ａｔ／Ｓ ｌ
膜、１２・・・配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ２ ３
Claims (3)
- （１）半導体層表面に素子分離領域を形成し、該素子分
離領域によって囲まれた素子領域及び合わせマークを形
成する工程と、該合わせマークを利用して素子領域に素
子パターンを形成する工程と、全面に絶縁膜を堆積した
後、コンタクトホールを開孔するとともに前記合わせマ
ーク上の絶縁膜を除去する工程と、全面に配線金属を蒸
着した後、パターニングして配線を形成する工程とを具
備したことを特徴とする半導体装置の製造方法。 - （２） コンタクトホールを反応性イオンエツチング
を用いて形成することを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 - （３）配線金属を加熱蒸着法により蒸着することを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58029706A JPS59155127A (ja) | 1983-02-24 | 1983-02-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58029706A JPS59155127A (ja) | 1983-02-24 | 1983-02-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59155127A true JPS59155127A (ja) | 1984-09-04 |
Family
ID=12283548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58029706A Pending JPS59155127A (ja) | 1983-02-24 | 1983-02-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155127A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264662A (ja) * | 1986-04-17 | 1987-11-17 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6392028A (ja) * | 1986-10-06 | 1988-04-22 | Nec Corp | 半導体装置 |
-
1983
- 1983-02-24 JP JP58029706A patent/JPS59155127A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264662A (ja) * | 1986-04-17 | 1987-11-17 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6392028A (ja) * | 1986-10-06 | 1988-04-22 | Nec Corp | 半導体装置 |
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