JPS59158656A

JPS59158656A - 直列デ−タ送信装置

Info

Publication number: JPS59158656A
Application number: JP58033547A
Authority: JP
Inventors: Masataka Mihara; 三原　正隆
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1983-03-01
Filing date: 1983-03-01
Publication date: 1984-09-08
Also published as: JPH0412663B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は制御通信分野、たとえば複数のデータが随時発
生して、ある一定時間内の状態が不変であり、次段の装
置が必要とする周期でしかも直列に順次送信するような
直列データ送信装置に関するものである。

従来例の構成とその問題点最近、社会の高度化・複雑化に伴ない多量の情報を提供
できる高度情報通信システムの必要性がとみに高捷って
いる。前記システムは通常多数の情報蓄積機器と多数の
端末機器を有し、これら機器の制御及び通信’ｊｉ７ｃ
ＰＵ（セントラル・プロセッシング・ユニット）で行な
う形式をとっており、またネットワーク化されることも
ある。このような高度情報通信システムにおいては、通
信制御データも多叶複雑になり、伝送速度と信頼性の高
い通信方式が要求され、特に遠距離通信の場合信号遅延
の可能性が大きく、また、データ伝送方式にある規則性
を持たせる手段を構じることが必要となる。

ところが従来の直列データ送信装置としてはシフトレジ
スタやカウンタを有した同期方式のものアルいは、マル
チプロセッサシステムにおけるアービタのような非同期
式のものである。そのため前者の同期方式のものは、サ
ンプリングクロックやシフトパルス全必要とし受送信が
同期しているため直列送信周期より速い周期のフロック
やシフトパルスは使用できず、またデータの有無に関わ
らず全てのデータラインを確認する必要があり、データ
受信周期の高速化は困難であった。さらに送受信を同期
化するための周期信号を必要とした。

また、後者のアービタにおいても全てのセルの要求信号
を確認する必要があり、そのための時間とシフトパルス
を必要とし、データ送信周期の高速化は困難であった。

発明の目的本発明は、上記のような問題点に鑑みてなされたもので
、その目的とするところは、データ受信のためのサンプ
リングクロックやシフトパルスを必要とせず高速受・送
信が可能であり、しかも受信と送信とを同期化する同期
信号を必要とせず任意の送信周期に同期して送信できる
直列送信装置を提供するものである。

発明の構成本発明は、受信データ用の第１のラッチ手段と、第１の
プライオリティライン選択手段と、第２次ブライオリテ
λ用の第２のランチ手段と、第２のプライオリティライ
ン選択手段と、クリアデータメモリと、データクリア信
号発生手段と１割込制御器とを具備する装置に関するも
ので、任意の送信周期に同期しであるいは自己周期によ
りデータを送信する割込み制御機器を有することを特徴
とするものである。

すなわち前記第１のラッチ手段は受信データをその発生
と同時に記憶し、ある一定時間内において状態が不要で
ある複数のデータの受信と高速・同時受信とを可能にす
る。寸た前記第１のライン選択手段は前記第１のランチ
手段が記憶したデータの第１次の優先順位を決定し、一
番優先順位の高いデータのみを転送する。前記第２のラ
ンチ手段は前記第１のライン選択手段が選択したデータ
全一定時間記憶し、データ送信が完了しないうちに前記
第１のライン選択手段の出力信号プＩで変化してもデー
タを消失することなく転送すること全可能にする。前記
第２のライン選択手段は前記第２のラッチ手段が記憶し
たデータの第２次の優先順位を決定し、一番優先順位の
高いデータのみを送信する。但し、第１次の優先順位と
第２次のそれとは全く逆になっており選択さ′Ｆしたデ
ータはその送信が完了する壕で保持される。前記クリア
データ記憶手段はＣＰＵへ送信したデータを記憶し前記
データクリア信号発生手段へ送信する、このデータクリ
ア信号発生手段はＣＰＵが受信完了した時点で、ＣＰＵ
が受信したデータ全クリアする信号全発生し前記第１・
２のラッチ手段へ送信する。

前記割込制御手段はＣＰＵからのＡＣに信号を受信しそ
れに同期して割込み信号を発生するとともに、前記クリ
アデータ記憶手段とデータクリア信号発生手段を制御し
、またＡＣＫ信号を受信しない場合は自己周期により割
込み制御を行なう。

以上のような構成により、データの受信周期に依存せず
、次段の装置が必要とする任意の送信周期に同期してデ
ータ全送信する送信同期式送信が可能となり、併せてサ
ンプリングクロック、シフトパルスあるいは同期信号が
不要となったために回路が簡単になり装置が小形となり
、更にあらゆる次段受信装置への対応が容易となる。

実施例の説明以下、本発明の一実施例について図面を参照しながら説
明する。

なお本発明の一実施例としてＶＴＲ制御装置（以下ＶＴ
ＲＣと略す）に適用した場合について説明する。

第１図にＶＴＲ制御システム構成図全示し、第２図に上
記システム全制御するために必要とする通信データ及び
信号の種類とそれらの流れを表わしたＶＴＲ制御システ
ム通信図を示す。

第１図、第２図において、ＶＴＲＧ２０は、ＣＰＵ１０
７））らのコマンドデータを受信し、そのデータに基づ
いてたとえば２４台のＶＴＲ群へスイッチ信号５１イ〜
７４イ全選出し、２４台のＶＴＲ群３ｏのｖＴ　Ｒの動
ｇ’を表わｊＬＡＭＰ信号５１０〜７４０と、ＶＴＲテ
ープの走行位置全表わすＧｕｅ　（キュー）トーン５１
ハ〜７４ハとを受信し、ＶＴＲの動態変化とＣｕｅ信号
信号全ステータスタークてＣＰＵ１０へ送信するととも
に、ＶＴＲの動態全表示する。ここで、第２図に示すよ
うにコマンドデータは５ＴＢ（ストローブ）信号４２　
（！：　Ｖ　Ｔ　Ｒアドレス奢コマンド４３とからなり
、またステータスデータば１ＲＴ（割込み）信号４４と
ＶＴＲアドレス中ステータス４５とからなる。さらに第
３図にＣＰＵ−４ＴＲＣ間の通信データのビットマツプ
を示す。ここで上りデータＢ−下１１）−ｒ−１’Ａ＃
にＶＴＲ７ドＬ／ス４３ａ。

４５ａのみが２進数であり他はビット対応とな〜ている
。まｆｌ　Ａ　Ｇ　Ｋ　（Ａｃｋｎｏｗｌｅｄｇｅ　）
信号４６はＣＰＵ１ｏがステータスデータの受信全完了
したＲＩＣ発生発生ＲＤ　Ｙ　（Ｒｅａｄｙ　）信号４
−＋　ＨＨｖｒＲｃ２０が受信可能な状態を示す。尚、
上記システムにおいては４種類のコマンドと５種類のス
テータスを通信している。

上記のような構成において、まずＣＰＵ１０から送信さ
れたコマンドデータはレシーバ１００で受信すれる。レ
シーバ１００はコマンドデータ内のＶＴＲアドレス４３
ｆＬを復号し、各ＶＴＲさらに各コマンド４３ｂごとの
スイッチ信号１４１を生成する。このスイッチ信号１４
１はＶＴＲスイッチアイソレータ２００に伝送される。

ＶＴＲスイッチアイソレータ２００はＶＴＲＣ２０とＶ
ＴＲ群３０ｉ電気的に絶縁するとともに信号レベル全変
換し、ＶＴＲスィッチ信号２３１全ＶＴＲ群３゜の各Ｖ
ＴＲへ選出する。また、各ＶＴＲの動態を示すｙＴＲＬ
ＡＭＰ信号３１１はＶＴＲＬＡＭＰアイソレータ３００
へ入力される。このアイツレ−’１３００ＩｄＶＴＲ群
３０とＶＴＲＣ２０’ｉ電気的に絶縁して信号レベル全
変換するとともに、ステータス４５６のうちの５ＴＯＰ
信号とＰＬＡＹ信号を生成し、ステータス信号３４１を
ステータス表示器４００とトランスミノタロ００とへ伝
送する。尚、このステータス信号３４１はＶＴＲの動態
変化に同期して変化する信号であり、ＶＴＲが一つの動
態を維持する間そのステータス信号３４１も保持され変
化しない。一方、ＶＴＲテープの走行位置を表わすＣｕ
ｅトーン５１１はＣｕｅ信号発生器５００へ入力される
。このＣｕｅ信号発生器５００はＶＴＲ群３０の各”／
ＴＲの音声出力端子とＶＴＲＣ２０を電気的に絶縁する
とともに音声信号レベルを増幅し、捷だ前記音声信号全
検出するとともにその持続時間全確認して設定時間以上
の信号であればＴＴＬンベルのＣｕｅ信号５４１全生成
し、さらにＣｕｅ信号５４１　’ｉ　）ランスミノタロ
００へ伝送する。

そして最後に、トランスミツタロ００は複数のステータ
ス信号３４１と複数のＣｕｅ信号６４１を随時にかつ並
列して受信する。この受信によりトランスミノタロ００
は受信した信号全符号化、即ち受信信号の発生源である
ＶＴＲ群３０の中のＶＴＲ全区別するためのＶＴＲアド
レス４５ａｉ生成し、またｉＲＴ信号４４を生成すると
ともにＡＣ，に信号４６に同期してステータスブータラ
送信し、さらにＡＣＫ信号４６を受信しない場合に設定
さり、に周期でステータスデータを送信する。

このステータスデータはＣＰＵ１０に同期してＣＰＵ１
０へ送信される。

以上のようにしてＶＴＲ制御システムの制御通信が行な
わｈる。

以下、トランスミンク６００のブロックと信号の流れを
示した第５図に基づいて、トランスミツタロ００の各部
の動作を説明する。

まず、上記の複数の子データス信号３４１とＣｕｅ信号
５４１１′ｉ、各々独立した入力バノファ７１０ニ並列
して入力される。これらステータス信号３４１とＣｕｅ
信号５４１は、随時に発生し”／ＴＲが一つの動態を維
持するある一定時間は保持され変化しないという性質を
持つ信号である。従って複数の信号を同時に受信する場
合も考慮せねばならない。

次に、ステータス信号３４１とＣｕｅ信号５４１Ｕ１、
入力ハノフー７１０を介してプライオリティ転送回路８
００の中の第１次ラッチ素子８１０の各セルのＧＫ（ク
ロック）端子に入力される。ここで、当システムにおい
ては、ラッチ素子８１０の各セルのＤ（データ）端子は
使用していないので、ステータス信号３４１とＣｕｅ信
号５４１はその発生と同時にラッチ素子８１０の各セル
に記憶されさらに各セルの出力はブライオリテノ機能を
有する第１次ライン選択素子８２０へ入力される。ライ
ン選択素子８２０はあらゆる時点で、同時に入力さｉ″
した複数の信号のうちあらかじめ決められた優先順位に
従って最優先の信号のみを出力する。

ライン選択素子８２０の出力信号は第２次ランチ素子８
３０の各セルのＧＫ端子に入力され記憶される。ここで
もラッチ素子８３０の出力信号はプライオリティ機能を
有するエンコーダ８４０に入力される。嶺システムでは
エンコーダ８４０を第２次のライン選択素子として使用
１〜でいる。ここで、前述のように、第１次ライン選択
素子８２０で決定するライン優先順位はエンコーダ８４
０で決定するライン優先順位と全く逆の順位となってい
る。

次に、エンコータ８４０で符号化さｉｌ、た出力信号即
ちアドレス信号８４０ａと、Ｇ　Ｓ　（ＧｒｏｕｐｅＳ
θ１ｅｃｔ　）出力信号８４０ｂはともに出力バノフ、
−７６０（Ｈ介してＣＰＵ１０へ送信される。

なお、その際アドレス信号８４０ａはＶＴＲアドレス４
５ａの下位３桁の信号として、またＧｓ出力信号８４０
ｂはステータス４５ｂの−っとしてｃｐｔｚｏへ送信さ
カーる。一方、アドレス信号８４０ａとＧＳ信号８４０
ｂはクリアデータメモリ７４０へ記憶すべきデータとし
て転送される。

さらに、ＧＳ信号８４０ｂはアドレス信号ッｆ７２０を
介して第２次エンコーダ７３０へ入力される。

ここでアドレススイッチ７２０はＶＴＲ群３０をＶＴＲ
ａ台ずつにグループ分けしてそのグループＮ０ケあらか
じめ設定するためのマニュアルスイッチである。ｉ　ｆ
ｃエンコーダ７３０は、アドレススイッチ７２０で設定
されたライン信号を符号化しエンコーダγ３０で符号化
された出力信号は出力ハノフマγ６０ｉ介してＶＴＲア
ドレス４５２Ｌの上位３桁の信号としてＣＰＵ１０へ送
信゛される。

次て、エンコータ７３０のＧＳ信号は割込制御器９００
へ入力され、こし全トリガーとして発生するワンショッ
トパルスが出力バッフ７７６０へ入力さｈ　ｉ　ＲＴ信
号としてＣＰＵ１０へ送信され、一方上記ワンショット
ハルスはクリアデータメモリ７４０のクロック端子へ入
力され、エンコーダ８４０のアドレス信号８４０２Ｌと
Ｇｓ信号８４０ｂとを前記クリアデータメモリ２４０が
記憶するためのクロック信号となる。そして、クリアデ
ータメモリ７４０で記憶された信号はデータクリア信号
発生器７５０の出力ライン選択端子へ入力される。次に
、ＣＰＵ１０はステータスデータの受信を完了した時Ａ
ＣＫ信号４６をトランスミツタロ００へ送信し、ＡＣに
信号４６は入力バッファ７１０を介して割込制御器９０
０に入力さ力、る。

このＡＣＫ信号４６ｉトＩＪガーとして発生したワンシ
ョットパルスはデータクリア信号発生器７５０のＥｎａ
ｂｌｅ　端子に入力さ′ｈ、、これをトリガーとしてデ
ータクリア信号発生器７５０ｄ：データクリア信号７５
１を発生し・そのデータクリア信号はラッチ素子８１０
．ａ３０へ送信され、ＣＰ　ＴＪｌｏへ送信したステー
タスデータに対応するステータス信号を記憶してしるそ
れぞれのセルのデータをクリアする。以上のように割込
制御器９００は、７、データス信号に同期してステータ
ステータ全ｃｐｔｚｏへ送信し、捷たＡＣＫ信号４６に
同期してステータス信号をクリアする。ここで、トラン
スミツタロ００がｉＲＴ信号４４を発生しラッチ素子８
１０，８３０の記憶データ金クリアするまでの時間を１
単位とした場合、この単位時間に複数のステータス信号
をトランスミノタロ００が受信した場合においては、割
込制御器９００が送信済みのステータス信号全クリアす
ると同時にエンコーダ８４０から次の優先順位にあるス
テータス信号が出力され、上述と同じ手順を経てステー
タスデータＣＰＵ１０へ送信される。このようにして、
ステータスデータがＡＣＫ信号４６に同期して順次送信
されるわけである０以下、この送信同期式直列データ送信方式に関して、図
面をもとに詳述する。

第６図に割込制御回路の信号フローチャートを示す。第
２次ラッチ素子８３０に蓄積されたステータス信号８３
１は全てブライオリテメエンコーダ８４０に入力され、
その中で第２次優先順位の一番高い信号のみが出力され
る。その出力信号は２進数に符号化された信号８４０　
ａ、０−ａ２と。

入力信号の有無を示すＧ　Ｓ　（Ｇｒｏｕｐｅ　　５ｅ
ｌｅｃｔ）信号８４０ｂとして出力される０このＧＳ信
号８４０ｂはステータス信号８３１に発生したＶＴＲが
所属するグループを示す信号であり、またステータス信
号８３１は同一種類の信号１例えば全てプレイ（ＰＬＡ
Ｙ）のステータス信号であるためにＣＰＵ１０へ送信す
るステータス４５６でもある。一方、２進数の信号８４
０　　？ＬＯ−Ａ２は同゛−グループ内のＶＴＲの相対
アドレスを示す信号であり、ＣＰＵ１０へ送信するＶ　
Ｔ　Ｒ７）”１／ス４５ａの下３桁として送信される。

これら４つの信号、ＧＳ信号８４０ｂと２進数信号８４
０　　ａｌ　〜ａ２はクリアデータメモリ２４０に伝送
され、ある時点から一定期間クリアデータメモリ７４０
にラッチされる。さらにＧＳ信号８４０ｂはデータクリ
ア信号発生器７５０ｆｆ：イネーブル（ＴＬｎａｂｌｅ
）するとともにアドレススイッチ７２０に伝送される。

このアドレススイッチ７２０はステータス信号８３１を
発生したＶＴＲが所属するグループＮαをあらかじめ設
定しておくためのものであり、上記ＧＳ信号８４０ｂは
アドレススイッチ７２０により設定さ７″１．たライン
に対応するエンコーダ７３０の入力端子に入力される。

そしてエンコーダ７３０はＧＳ信号８４０ｂ全２進数に
符号化した信号と入力信号の有無全示すＧＳ信号７３０
ｂを出力する、前者の２進数信号はＣＰＵ１０へ送信す
るＶＴＲアドレス４５ａの上位３桁の信号としてＣＰＵ
１０へ送信される。一方後者のＧＳ信号７３０ｂは割込
制御器９００のトリガー入力端子１人（（入力さ八る。

ここで、割込制御回路９００は’ｌ”ｊ　定マルーｒ−
バイブレータを２回路内蔵した素子であり、そハ、ぞ７
′１−２つの）　ＩＪ　ノｆ−大ブク端子人及びＢ、２
つの出力端子Ｑ及び互と１つのＣＬＲ（クリアー）端子
を備えており、１人、１Ｂ、１Ｑ。

１互及び１ｃＬＲが第１回路用で、２Ａ、２Ｂ。

２Ｑ、２Ｑ及び２ＣＬＲが第２回路用である。そして、
同図のように２人はアースされ２ＣＬＲは＋　５Ｖにプ
ルアップされている。さら［１Ｑは２Ｂに入力され２互
は１Ｂに入力されている。さらに、第１，２回路両者に
おいて、）−’）　ノｊ−入力端子ＢがＨｉｇｈレベル
レベ時、トリガー入力端子Ａに入力された信号の立丁り
時点でそれぞれ）　ＩＪ　ノｊ−され、一方、トリガー
入力端子Ａがロー（Ｌｏｗ　）レベルの時、トリガー入
力端子Ｂに入力された信号の立上り時点でそれぞレトリ
ガーされ、第１及び第２回路の出力端子Ｑ及び可はワン
ショットのパルス信号全出力する。ここで、出力Ｑの信
号はハイ（Ｈｉ　ｇｈ　）レベルのノくルスで、出力頁
の信号ばＬｏｗレベルのパルスである０従って、割込制
御器９００は、最初は１Ｂ端子がＨｉｇｈレベルになっ
ているので、エンコーダ７３０がＧＳ信号７３０ｂ全発
生した時点で第１回路がトリガーされ、ｉＱ＋１可端子
力・らワンショットのパルス信号を出力する。１Ｑの出
力信号は遅延回路９１０で適切に遅延され、出力バンフ
ーを介してｉＲＴ信号４４としてＣＰＵ１０へ送信され
るとともにクリアデータメモＩ７７４０のＧＫ端子に入
力さ；ｈ、これがトリガー信号とな−でエンコーダ８４
０の出力信号８４０ｂ及び８４０　ａ１〜２Ｌ２がクリ
アデータメモリ７４０にラッチされる。次に、割込制御
器９００の１可の出力信号は２Ｂに入力されており、１
すの出力信号の立上り、即ち第１回路定数により設定さ
れた時間を経過した時点で第２回路がトリガーされ２割
込制御器９００は２４からＬＯＷレベルのワンショット
のパルス信号を出力する。この２互の出力信号はデータ
クリア信号発生器７５０のＥｎａｂｌｅ端子Ｇ２Ａへ入
力される。従って、２局の出力パルスが発生すると同時
にデータクリア信号発生器ア５０の選択さｆ′Ｌだ出力
端子からデータクリア信号７５１が発生する。データク
リア低吟発生冊子６０のライン選択用のデータＡ、　Ｂ
。

Ｃはクリアデータメモリ７４０のラッチ出力でありＣＰ
Ｕ１０へ送信したデータと同一のものである。従って、
データクリア信号７５１はＧ　Ｐ　Ｕｌｏへ送信したデ
ータ全蓄積している第１，２次ラッチ素子の対応するセ
ルのＣＬＲ（クリア）端子に入力さね１、蓄積データを
消去する。以上のようにしてステータス信号８３１はＣ
ＰＵへ送信され設定時間経過後消去される。

ここで、ＣＰＵ１０がデータ受信完了信号として発信す
るＡＣＫ信号４６を上記設定時間内に受信した場合につ
いて説明する。割込制御器９００の１Ｑ出力信号が遅延
回路９１０で遅延され出力パノファを介してｉＲＴ信号
４４としてＣＰＵ１０へ送信されると、Ｃ−Ｐ　Ｕ　１
０はｉＲＴ信号の立下り即ち発生時点でステータスデー
タ（ＶＴＲアドルスステータス）全読込み、演算処理が
終了するとＡＣＫ信号４６を発信する。この人ＣＫ信号
は割込制御器９００の１ＣＬＲ端子に入力される。

この入力時点で割込制御器９００の１Ｑ、１可出力信号
はクリアーされ初期状態に戻る。即ち１Ｑ１１−Ｉ　Ｌ
％ｏ　ｗレベルに、１寞はＨｉｇｈレベルになる。さら
に、１可がＨｉｇｈレベルに変化する時点、即ちＡＣＫ
信号４６の入力時点で第２回路がトリガーされ、２可か
らパルスが出力される。この後の動作は上述したごとく
である。このように、ＡＣＫ信号４６の入力の有無に関
わらず、データの送信及び消去を行なうことが可能であ
る。

次Ｖｃ１スデータス信号８３１が単位送信時間内即ち割
込制御器９００の第１回路出力が発生してから第２回路
出力が消滅する１での時間内に、複数のステータス信号
８３１が連続して第１次エンコーダ８４０に入力された
場合について説明する。

上述したごとぐ１割込制御器９００の２河の出力信号が
発生すると同時に、データクリア信号７５１が発生しＣ
ＰＵ１０へ送信したデータをクリアすると、次の優先順
位にあるデータがエンコーダ８４０より出力される。そ
の出力信号が第１次エンコーダ８４０［Ｃ入力さｒＬＧ
ｓ信号７３０ｂが割込制御器９００のＩＡＫ入力された
場合（この時点では寸だ２可の信号出力期間）、１Ｂは
Ｌｏｗレベルとなっているので第１回路はトリガーされ
ない。そして２互の出力信号の終了時点では１人はＬｏ
ｗレベルとなっているので、この時点で第１回路がトリ
ガーさ、ｎ、ｉＲＴ信号４４がＣＰＵへ送信される。捷
た、ＡＣＫ信号４６の出力期間が２互の出力期間よりも
長い場合は、２互の出力終了時点では１−Ｃ，Ｌ　Ｒが
Ｌｏｗレベルとなっているためこの時点では第１回路は
トリガーされず、ＡＣＫ信号の終了時点では１人がＬｏ
ｗレベルで１８がＨｉｇｈレベルであるためこの時点で
第１回路がトリガーさｉｓ　１Ｑの出力信号がｉＲＴ信
号としてＣＰＵ１０へ送信される。このようにして、Ａ
ＣＫ信号４６の発生期間の長短に関わらず、ＡＣＫ信号
発生期間中はｉＲＴ信号４４をＣＰＵ１０へは送信しな
い方式となっている。

以上のようにして、連続した複数の入力信号もＣＰＵｌ
ｏが必要とする送信周期に同期して、即ち、送信同期式
で直列にデータ全送信することが可能である。

発明の効果以上のように本発明によれば、第１のラッチ手段は随時
に発生しある一定時間は状態が不変である複数のデータ
の受信全可能にし、さらにプライオリティ機能を有する
第１のライン選択手段と組み合せることにより、データ
採取のためのザンブリングクロツクやシフトパルスを必
要とせずデータラインの確認はデータ発生ラインのみで
良いので、複数データの高速及び同時受信を可能にした
。

さらに、第２のラッチ手段とブライオリテＩ機能を有す
る第２のライン選択手段とを具備することにより、送信
用のシフトパルス全必要とせず無信号のデータラインは
確認の必要がないので、データ送信の高速化が可能とな
−た。また１以上のようにラッチ手段とブライオリテＩ
機能を有するライン選択手段との組み合せを２段階に配
し、さらに送信周期に同期して第１．２のラッチ手段が
蓄積しているデータ全同時に消去する機能を有する割込
制御手段を設けることにより、受送信同期比のための同
１υ］信号を不要にし、データの受信周期Ｖこ依存せず
次段の装置が必要とする任意の送信局ｊυ］に同期して
データを送信する送信同期式の送信全可能とした。この
ようにサンプリングクロックやシフトパルスあるいは同
期信号が不要となったため、回路が簡単になりノイズに
よる誤動作の発生確率も低くなるとともに装置も小形化
された。

さらに、割込制御手段におけるデータクリア方式として
、次段装置からのデータ受信完了信号の有無に関わらず
、設定された送信周期で蓄積データを順次消去する方式
を採用することにより、上記データ受信完了信号を必ず
しも必要とせず、さらにｄ二、装置電源投入時に発生す
るノイズ）　ＩＪガーによる虚データ全消去するイニシ
ャライラ機能をも併せて持たせることが可能となった。

また、上記データ受信完了信号を用いる場合は、その受
信完了信号に同期して蓄積データをクリアする方式全採
用したことにより、データ送信の高速化と次段装置の受
信処理時間のバラツキへの対応とが可能とな−た。この
ように、上記割込制御手段を採用することにより、あら
ゆる次段受信装置への対応が容易となり、イニシャライ
ズ機能回路が不要となったために回路が簡単になり装置
も小形化され等、その効果は犬なるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における直列データ送信装置
を適用するＶＴＲ制御システムのブロック構成図、第２
図は同ＶＴＲ制御システムの要部ブロック構成図、第３
図Ａ、　ＢＨＣＰ　Ｕ−Ｖ　Ｔ　ＲＣ通信データヒッＩ
・マツプを示す図、第４図はト１０・・・・・・ＣＰＵ
、２０・・・・・ＶＴＲ制御装置、４６・・・・・・Ａ
　ＣＫ信号、　’６００・旧・・トランスミッタ、８０
０・・・・・プライオリティ転送回路、８１ｏ°°゛′
°。第１次ラッチ素子、８２０・°°パ・ライン選択素子。８３０″′°゛°゛第２次バッファメモリ、８４０・・
・・・・第１次エンコーダラッチ素子、７４０・・・・
・・クリアデータメモリ、７５０″゛°・°・データク
リア信号発生器。９００・・・・制込制御器、７３０・・・・・・第２次
エンコータ。代」１１１人の氏名　弁理士　中　尾　敏　男　ほか１
名。

Claims

【特許請求の範囲】

随時に発生する複数の受信データを一時記憶する第１の
ラッチ手段と、前記第１のランチ手段が記憶した複数の
受信データに第１次の優先順位全方える第１のライン選
択手段と、前記第１のライン選択手段が優先的に選択し
た複数の受信データを一時記憶する第２のラッチ手段と
、前記第２のラッチ手段が記憶した複数の受信データに
第２の優先順位を与える第２のライン選択手段と中央演
算制御装置に送信する受信データを記憶するクリアデー
タ記憶手段と、前記クリアデータ記憶手段が前記中央演
算制御装置に送出した受信データをクリアさせる信号を
発生するデータクリア信号発生手段と、前記中央演算制
御装置から送出されるアクルノジ信号を受信するとその
信号に同期して割込信号を発生するとともに、前記記憶
手段とデータクリア信号発生手段とを制御し、さらに受
信データの周期に依存せず、前記中火制御装置が必要と
する任意の送信周期に同期してデータを送信し、前記ア
クルノジ信号を受信しない場合は自己周期によりデータ
を送信する割込制御手段とを具備した直列データ送信装
置。